This course covers PowerQUICC III MPC8572E dual core device
Objectives
The course details the Ocean crossbar operation.
Cache coherency protocol is introduced in increasing depth and the benefit of data stashing is explained.
The e500 core is viewed in detail, especially the SPU that enables Floating point and vector processing.
The boot sequence and clocking are explained.
The course details the hardware implementation of the MPC8572E.
A long introduction to DDR2/3 SDRAM operation is done before studying the DDR SDRAM controller.
An in-depth description of the RapidIO port and the PCI-Express port is done.
The course highlights both hardware and software implementation of gigabit / fast / Ethernet controllers.
The course clarifies the operation of hardware acceleration mechanisms : Gigabit Ethernet TCP/IP offload engine, Pattern matcher and Table Lookup Unit.
ACSYS has developed an optimized SPE based FFT coded in assembler language.
Performance for 1024 complex floating point single precision samples is:
- 91_386 core clock cycles without reverse ordering, 94_124 with reverse ordering
Performance for 4096 complex floating point single precision samples is:
- 470_778 core clock cycles without reverse ordering, 511_227 with reverse ordering
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
Internal data flows, OCEAN switch fabric, packet reordering
Implementation examples
Address map, ATMU, OCEAN configuration
Local vs external address spaces, inbound and outbound address decoding
Dual-issue superscalar control
Dynamic branch prediction
Execution timing
Load store unit
The LMQ
Store miss merging and store gathering
Memory access ordering
Thread vs process
The first level MMU and the second level MMU
Snooping of TLBs
TLB software reload
Process protection, variable number of PID registers and sharing
36-bit real addressing
The L1 caches
Cache coherency
Level 2 cache
Stashing mechanism
Differences between the new Book E architecture and the classic PowerPC architecture
Signal Processing APU (SPU)
PowerPC EABI : sections
Book E exception handling
Critical versus non critical
Handler table
Core timers
Performance monitoring
JTAG emulation
Watchpoint logic
Platform clock
Power-on reset sequence
Power-on reset configuration
Boot page translation
DDR2 and DDR3 Jedec specification
On-Die termination
Calibration mechanism
Mode registers initialization, bank selection and precharge
ECC error correction
Address decode
Timing parameters programming
Multiplexed or non-multiplexed address and data buses
Dynamic bus sizing
GPCM, UPMs
NAND flash controller
RapidIO port
Message Unit
Programming inbound and outbound ATMUs
Hot-swap support
Error handling
Modes of operation, Root Complex / Endpoint
Transaction ordering rules
Programming inbound and outbound ATMUs
Configuration, initialization
Mixed mode vs pass-through mode
Interrupt sources
Understanding interrupt masking
Interprocessor interrupts
Nesting implementation
Priority between the 4 channels
Scatter / gathering
Selectable hardware enforced coherency
Ability to start DMA from external 3-pin interface
Objective of this unit
Updating the pattern database
Detecting patterns across packet boundaries
Deflate engine
Exact match vs Longest prefix match
Utilization in IPv6
How software interact with the TLU unit
Event counting
Threshold events
Watchpoint facility
Trace buffer
Address recognition, pattern matching
Buffer descriptors management
Physical interfaces : GMII, MII, TBI or RGMII
Layer 2 acceleration accept or reject on address or pattern match
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier. Il peut aussi être dispensé sous forme d'un cours en ligne, animé par un de nos formateurs.
Nos formateurs sont bilingues et assurent le cours en français ou en anglais.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à deux jours ouvrés avant le début de la formation (une semaine pour les cours en présentiel).