This course covers both Cortex-M4 and Cortex-M4F (with FPU) ARM core
Objectives
This course is split into 3 important parts:
Cortex-M4 architecture
Cortex-M4 software implementation and debug
Cortex-M4 hardware implementation.
Although the Cortex-M4 seems to be a simple 32-bit core, it supports sophisticated mechanisms, such as exception pre-emption, internal bus matrix and debug units.
Through a tutorial, the Cortex-M4 low level programming is explained, particularly the ARM linker parameterizing and some tricky assembly instructions.
The course also indicates how to use new DSP and FPU instructions to boost DSP algorithm implementation.
Note that attendees can replay these labs after the training.
The course also details the hardware implementation and provides some guidelines to design a SoC based on Cortex-M4, taking benefit of concurrent AHB transactions.
An overview of the Coresight specification is provided prior to describing the debug related units.
A basic understanding of microprocessors and microcontrollers.
Cours théorique
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
ARM Cortex-M4 processor macrocell
Programmer’s model
Instruction pipeline
Fixed memory map
Privilege, modes and stacks
Memory Protection Unit
Interrupt handling
Nested Vectored Interrupt Controller [NVIC]
Power management
Debug
Special purpose registers
Datapath and pipeline
Write buffer
Bit-banding
System timer
State, privilege and stacks
System control block
Internal bus matrix
External bus matrix to support DMA masters
Connecting peripherals
Sharing resources between Cortex-M4 and other CPUs
Connection to Power Manager Controller
Application startup
Placing code, data, stack and heap in the memory map, scatterloading
Reset and initialisation
Placing a minimal vector table
Further memory map considerations, 8-byte stack alignment in handlers
General points on syntax
Data processing instructions
Branch and control flow instructions
Memory access instructions
Exception generating instructions
If…then conditional blocks
Stack in operation
Exclusive load and store instructions, implementing atomic sequences
Region overview, memory type and access control, sub-regions
Region overlapping
Coresight debug infrastructure
Halt mode
Vector catching
Debug event sources
Flash patch and breakpoint features
Data watchpoint and trace
ARM debug interface specification
Coresight components
AHB-Access Port
Possible DP implementations: Serial Wire JTAG Debug Port [SWJ-DP] or SW-DP
Basic ETM operation
Instruction trace principles
Instrumentation trace macrocell
ITM stimulus port registers
DWT trace packets
Hardware event types
Instruction tracing
Synchronization packets
Interface between on-chip trace data from ETM and Instrumentation Trace Macrocell [ITM]
TPIU components
Serial Wire connection
Purpose of this specification
Example of SoC based on AMBA specification
Differences between AMBA2.0 and AMBA3.0
Centralized address decoding
Address gating logic
Arbitration, bus parking
Indivisible transactions
Single-data transactions
Address pipelining
Sequential transfers
AHB-lite specification
Parameterizing the AHB core provided by ARM
Second-level address decoding
Read timing diagram
Write timing diagram
Operation of the AHB-to-APB bridge
APB3.0 new features
Clocking and reset, power management
Using an external Wake-up Interrupt Controller (WIC)
Bus interfaces: Icode memory interface, Dcode memory interface, System interface and External Private Peripheral Bus interface
AMBA-3 compliance
Unifying the code buses
Unaligned access management
Debug interface
Connection to the TPIU
AHB Trace Macrocell (HTM)
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier. Il peut aussi être dispensé sous forme d'un cours en ligne, animé par un de nos formateurs.
Nos formateurs sont bilingues et assurent le cours en français ou en anglais.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à deux jours ouvrés avant le début de la formation (une semaine pour les cours en présentiel).
Dernière mise à jour du plan de cours : 20 mars 2019