Experience of a 32 bit processor or DSP is mandatory.
Cours théorique
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Cache coherency mechanism, snooping, related signals
The MEI state machine
Management of cache enabled pages shared with PCI DMAs
Reservation coherency
Cache related instructions
Cache flush routine
The L2 cache, organization, replacement algorithm
L2 cache locking by way (750FX/FL, 750GX/GL)
PowerPC architecture specification, the 3 books UISA, VEA and OEA
Addressing modes
Integer instructions
IEEE754 basics, floating points numbers encoding
Floating point arithmetical instructions
Improvements implemented in the 750FX/FL/GX/GL : additional reservation station and quicker reciprocal estimates
The PowerPC EABI
Linking an application with Diab Data
Thread vs process
Introduction to real, block and segmentation / pagination translations
Memory attributes and access rights definition
Virtual space benefit, page protection through segmentation
TLBs organization
Segmentation : process ID definition
Pagination : PTE table organization
Explanation of hash value and API field
MMU implementation in real-time sensitive applications
Save / restore registers SRR0/SRR1, rfi instruction
Exception management mechanism
Requirements to allow exception nesting
PowerPC timers TB and DEC
Hreset vs Sreset
Clocking
Bus operation
Address phase
Data phase
Address decode logic design
Timing analysis
Minimal implementation
Low power modes
Power, dual PLLs for seamless frequency switching (750FX/FL, 750GX/GL)
Objectives of the performance monitor
Event counting
Programming interface
JTAG emulation
Real time trace requirements
Code instrumentation
Hardware breakpoints
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier. Il peut aussi être dispensé sous forme d'un cours en ligne, animé par un de nos formateurs.
Nos formateurs sont bilingues et assurent le cours en français ou en anglais.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à deux jours ouvrés avant le début de la formation (une semaine pour les cours en présentiel).
Dernière mise à jour du plan de cours : 19 février 2023