This course covers the RapidIO interconnect version 3.0
Objectives
Packet switching benefits compared to shared busses are highlighted.
The course explains the various traffic types that RapidIO supports: Input / output, Message and GSM.
Mechanisms like error recovery and flow control are explained through various sequences.
The course covers all features present in the RapidIO 3.0 specification, such as end-to-end flow control, multicast programming, data streaming and virtual output queuing extensions.
CC-NUMA cache coherency mechanism is studied.
The course describes the discovery sequence required to initialize the switches.
Details of RapidIO interfaces present in NXP and IDT devices are provided to explain how theoretical statements are actually implemented .
Experience of a digital bus such as PCI or Ethernet.
Cours théorique
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
Limitations of parallel shared buses
Benefits of differential transmission
Gigabit Serdes
Layer model, features of logical, transport and physical layers
Packet encapsulation
Purpose of control symbols
Technical features: distributed memory vs message passing
Accessing memory mapped address ranges
Accessing the configuration space
Atomic transactions
Maintenance transaction
Port write operation
Message vs doorbell
Transmission of interrupts through doorbells, concept of virtual wires
Management of messages split into several packets
Detail of message passing implementation in NXP QorIQ devices
Snooping basics
GSM transactions, coherence domains
The CC-NUMA approach
Description of a directory entry: the sharing mask
Analysis of various cache coherency sequences
Mechanism of transporting an arbitrary protocol over a standard RAPIDIO interface
Traffic streams
Encapsulation methodology
Support for PDU of 64 kB through segmentation and reassembly
Class of services and virtual queues
Controlled flow list
Watermarks setting
XON-XOFF controls on transaction request flows
Physical layer requirements
Ordering rules
Packet routing through the network based on destination ID
Programming interface to read / write the routing tables
Multicast extensions
Multicast mask and multicast group
System exploration and initialization
System enumeration API
Hardware abstraction layer
Packet acknowledgement
Control symbols vs packet
Multicast event
Early processing of packets
Study of various sequences explaining the ability of RAPIDIO to recover from errors automatically by hardware
Port behaviour when error rate failed threshold is reached
Drop packet enable
Hot Swap Extensions
Port behaviour when error rate failed threshold is reached
Drop packet enable
System software notification of errors
Mapping flowID into 2-bit priority
Receiver based flow control, retry mechanism
Transmitter based flow control, management of transmit credits
Deadlock prevention
Features or sublayers PCS and PMA
Format of packets and symbols
Single VC mode vs multiple VC mode, purpose of VC status control symbol
The 8b/10b encoder / decoder
Special characters, comma detection
Lane synchronization
1.25Gbaud, 2.5Gbaud, and 3.125Gbaud LP-Serial Links
5Gbaud and 6.25Gbaud LP-Serial Links
Transmit emphasis tuning
Use of eye diagram to specify the electrical interface
64B/67B PCS and PMA Layers
Scrambling
Ordered sequences
Electrical Specification for 10.3125 Gbaud LP-Serial Links
Adaptive Equalization
Head Of Line blocking
Congestion message
Traffic staging
Relationship with VC
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier. Il peut aussi être dispensé sous forme d'un cours en ligne, animé par un de nos formateurs.
Nos formateurs sont bilingues et assurent le cours en français ou en anglais.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à deux jours ouvrés avant le début de la formation (une semaine pour les cours en présentiel).
Dernière mise à jour du plan de cours : 5 avril 2024