| M7 | 440SPe implementation |
This course covers AMCC 440SPe processor
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Objectives
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- Experience of a 32 bit processor or DSP is mandatory.
- Knowledge of PCI-X bus is recommended, see our course reference cours IC3 - PCI-X 2.0.
- Knowledge of PCI Express bus is recommended, see our course reference cours IC4 - PCI Express 3.0.
- Knowledge of Gigabit Ethernet is recommended, see our course reference cours N1 - Ethernet and switching.
- Cours théorique
- Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
- Cours dispensé via le système de visioconférence Teams (si à distance)
- Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
- Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
- Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
- Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
- Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
- En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
- En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
- Block diagram
- Internal bus organization : dual PLB, OPB, DCR
- Internal concurrent transfers examples
- Introduction to Integrated peripherals
- Hardware implementation
- 440SPe memory mapping
- Programming model
- Introduction to CoreConnect
- 2-way PLB crossbar, programming
- Bus errors recovery from syndrome registers
- PLB performance monitor
- Pipeline
- Internal caches
- Speculative loads, storage ordering and synchronization : msync & mbar instructions
- MMU
- Programming model
- Branch instructions
- Addressing modes, load & store instructions
- Integer instructions
- 16-bit mac instructions to develop DSP algorithms
- Exception management
- Exception priorities
- Core timers
- PowerPC EABI
- JTAG debug
- Real time trace
- Clocks synthesizer
- PCI-X clocking
- PCI Express clocking
- Clock and power management
- Low power modes
- Reset signals
- Initialization software requirements
- IIC bootstrap controller : processor configuration through the IIC port
- PCI-X bootstrap configuration
- Peripheral software reset
- Booting from local ROM in Host bridge mode
- Booting from local ROM in Agent bridge mode
- Booting from PCI
- L2 cache features
- Data movement between memory, L2 and L1 caches
- L2 cache programming
- SRAM controller
- Interrupt masking and acknowledgement sequences
- Critical interrupt handlers using vectorization
- Interrupts priority management
- General Purpose Timers
- DDR-SDRAM operation
- Jedec specification basics
- Hardware interface, SSTL-2 termination logic
- Differences between DDR-I and DDR-II
- ECC error correction
- Introduction to the 440SPe DDR-SDRAM controller
- Page management unit
- Initialization sequence
- Hardware implementation
- External bus pinout, driver enables
- Dynamic bus sizing
- Timing parameters
- Device-paced transfers
- DDR PCI-X operation
- Host vs agent configuration
- Data flows : Read prefetch and write posting buffers
- Inbound transactions handling, Outbound transactions handling
- Error handling
- Arbitration algorithm
- Boot modes, initialization / Reset sequence
- Sleep mode entering
- PCI-Express to PCI-X bridging
- Message passing
- Interrupts and MSI
- 8-lane host interface
- 4-lane secondary interfaces
- Root complex vs EndPoint configuration
- PCI Express functional cores
- Hardware implementation
- Power management
- Error handling
- Messaging
- 802.3 specification fundamentals : PHY and MAC layers
- 440SPE Ethernet controller organization
- PHY
- Flow control
- VLAN support
- Frame filtering
- Hash table usage in switch applications
- Memory Access Layer controller, buffer management
- Buffer descriptors initialization
- Errors management
- Parity generation and check functions
- Command block list
- DMA capability
- Message vs doorbell
- Management of inbound messages
- Management of outbound messages
- DMA operation
- GPIO
- GPIO interface signals
- Pin configuration
- UART
- FIFO mode
- Flow control signals management
- IIC
- IIC protocol fundamentals
- Transmission and reception sequence
- Serial boot ROM
Durée
5 jours
Prix
2100 € HT
Calendrier
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Vous pouvez aussi remplir et nous envoyer le
bulletin d'inscription
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier. Il peut aussi être dispensé sous forme d'un cours en ligne, animé par un de nos formateurs.
Nos formateurs sont bilingues et assurent le cours en français ou en anglais.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à deux jours ouvrés avant le début de la formation (une semaine pour les cours en présentiel).
L'inscription à nos formations est soumise à nos
Conditions Générales de Vente
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