This course covers NXP QorIQs T1020, T1022, T1040, T1042
Objectives
This course has the following objectives:
Describing the hardware implementation, particularly the boot sequence and the DDR3 controller
Understanding the features of the internal interconnect and related units and mechanisms such as PAMU, CPC and stashing
Explaining the standard bus interface controllers, PCIe, USB, SATA and MMC-SD
Describing the units which are interconnected to other modules, such as clocking, interrupt controller and DMA controller, because the boot program generally has to modify the setting of these units
Clarifying the operation of the Datapath Acceleration Architecture that assists the processor core in taking in charge buffer allocation, queue management, frame management and particularly incoming frame classification, pattern searching, and encryption
Describing the various debug units and their utilization to fix errors in a multicore / multimaster SoC.
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
CoreNet coherency fabric
Coherency subdomains
Memory map, local access windows
Highlighting data paths inside the T104X, T102X
Application examples
Reset causes
Reset configuration words source
Pre-boot loader
PCIe configuration
Clocking, system clock domains
SerDes high speed lanes configuration
Advanced power management
Internal boot ROM, secure boot sequence
Security fuse processor
Code signing
External tamper detection
Run time integrity checker
Secure debug controller
Cache operation, write-through or write-back operation
Operation as memory-mapped SRAM
Partitioning between coherency domains
Stashing, address-based or CoreNet signalled
Soft error detection and correction
Controlling master access permissions through Logical I/O Device Number
Address translation
Data structures, Peripheral Access Authorization and Control Entry
Operation mode translation
Steps in processing of DSA operations by PAMU
PAMU gate closed state
Bridging agent
Transaction ordering
Resolution of coherency effects
Authorization, access control and address mapping of I/O-initiated transactions flowing into the CoreNet coherency domain
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier. Il peut aussi être dispensé sous forme d'un cours en ligne, animé par un de nos formateurs.
Nos formateurs sont bilingues et assurent le cours en français ou en anglais.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à deux jours ouvrés avant le début de la formation (une semaine pour les cours en présentiel).
Dernière mise à jour du plan de cours : 15 novembre 2021