ac6-training, un département d'Ac6 SAS
 
Site affiché en Français
Site affiché en FrançaisVoir le site en English (USA)Voir le site en English (GB)
+ +
- -
Cours en ligne
 
Calendrier  Détails
Systèmes d'Exploitation
 
Calendrier  Détails
Programmation
Calendrier  Détails
Processors
 
Calendrier  Détails
Communications
 
 
 
Calendrier  Détails
+ +
> >
- -

ac6 >> ac6-training >> Processors >> NXP Power CPUs >> MPC5XX implementation Télécharger la page Ecrivez nous

FM1 MPC5XX implementation

This course covers MPC55X and MPC56X NXP MCUs

formateur
Objectives
  • This training highlights differences between MPC55X and MPC56X.
  • The hardware implementation is fully described, especially burst transfers.
  • A boot program has been developped.
  • The course focusses on PowerPC EABI, which is fundamental for low level programmers.
  • A generic interrupt handler supporting nesting is introduced.
  • TPU3 functions are studied with the help of a logic analyser.
  • QADC operating modes are described.
  • The course details the internal debug facilities particularly the MPC56X nexus port.
A lot of programming examples have been developed by ACSYS to explain the boot sequence and the operation of complex peripherals, such as QADC and TPU.
•  They have been developed with Diab Data compiler and are executed under Lauterbach debugger.
A more detailed course description is available on request at training@ac6-training.com
  • Experience of a 32-bit processor or DSP is mandatory.
  • The following course could be of interest:
  • Cours théorique
    • Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
    • Cours dispensé via le système de visioconférence Teams (si à distance)
    • Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
  • Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
  • Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
  • En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
    • En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.

Plan du cours

  • MPC5XX block diagram
  • Internal resources base address definition
  • Pinout and pad types
  • PDMCR register programming
  • History buffer
  • Propagation of instructions through the pipeline
  • Compliance of the RCPU with the programming environment
  • Branch unit, static prediction, MPC56X branch target buffer
  • Load / store instructions
  • Integer arithmetic and logic instructions
  • IEEE754 basics
  • Float load / store instructions
  • Float arithmetic instructions
  • The EABI
  • Code and data sections, small data areas benefits
  • Exception management : handler table, MSR update, automatic interrupt masking
  • Requirements to support exception nesting
  • Handler table relocation
  • Program regions definition and determination of their attributes in the IMPU
  • Data regions definition and determination of their attributes in the DMPU
  • Interrupt controller
  • IMB peripheral interrupt requests control
  • Reset cause enumeration
  • Hardware configuration at reset
  • Clock synthesizer
  • PLL multiplicator selection
  • System timers : decrementer, time base, RTC, PIT
  • Endian modes clarification
  • External bus interface, arbitration, read and write timing diagrams
  • Dynamic bus sizing
  • External decode logic design
  • Non wrapping burst transfers
  • Memory controller, boot chip select, address decode by means of BRx/ORx registers
  • Glueless interface with SRAM and FEPROM
  • CDR3 Flash EPROM, read page buffers, programming and erasing sequences
  • Margin reads
  • CALRAM: overlay mode operation
  • DPTRAM: TPU emulation mode
  • Analog inputs multiplexing
  • Conversion queue priority scheme
  • External trigger
  • Programming model
  • Result formats
  • UART controller, differences between SC1 and SC2
  • Transmit and receive sequences
  • SPI protocol explanation
  • Command queue
  • Transmit and receive sequences
  • Transceiver interface
  • Block and 4x transfers
  • J1850 frame format
  • Counter prescaler submodule
  • Counter submodules
  • Double action submodules
  • PWM submodules
  • Real Time clock submodules
  • TouCAN organization
  • Label filters configuration through the mask registers
  • Bit time phases initialization
  • Automatique reply
  • Real time hardware events processing
  • Channel priority scheme
  • Interchannel communication
  • QOM and NITC functions introduction
  • SPI port emulation
  • BDM restrictions : no trace memory
  • Watchpoints vs breakpoints
  • MPC56X Readi module
  • Windriver nexus solution