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ac6 >> ac6-training >> Processors >> NXP Power CPUs >> MPC824X implementation Télécharger la page Ecrivez nous

FPQ2 MPC824X implementation

This course PowerQUICC II devices, such as MPC8247

formateur
Objectives
  • The course describes various implementation of the MPC824X: PCI host and PCI IO device.
  • The course details the address translation mechanism used to access from core to PCI and from PCI to SDRAM.
  • The course focuses on low level programming and EABI understanding.
  • The hardware implementation is studied, particularly the SDRAM controller.
  • The course explains the scatter / gather operation of the DMA channel.
  • Synchronization between masters through message is highlighted.
A lot of programming examples have been developed by ACSYS to explain the boot sequence and the operation of complex peripherals, such as PCI bridge and SDRAM controlle.
•  They have been developed with Diab Data compiler and are executed under Lauterbach debugger.
A more detailed course description is available on request at training@ac6-training.com
  • Experience of a 32-bit processor or DSP is mandatory.
  • Knowledge of PCI is mandatory, see our course reference cours IC1 - PCI 3.0
  • Cours théorique
    • Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
    • Cours dispensé via le système de visioconférence Teams (si à distance)
    • Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
  • Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
  • Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
  • En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
    • En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.

Plan du cours

  • Internal data paths, CCU operation
  • Benefits of the snooper, sharing of cache enabled regions
  • Mapping detail
  • Address translation from core to PCI Memory space
  • Address translation from PCI to SDRAM
  • Selection of the base address of internal memory mapped status and control registers
  • Self configuration of the MPC824X through input sampling
  • Requirements of the boot routine
  • 603e pipeline introduction
  • instruction queue, superscalar execution, register renaming, out-of-order execution
  • Dispatch conditions, completion conditions
  • FPU and LSU internal pipeline operation
  • Execution serialization
  • Branch management : static prediction
  • Guarded memory
  • Cache basics
  • Cache related page / block attributes
  • 603e L1 cache : LRU algorithm, HID0 programming interface
  • Software L1 data cache flush
  • Cache coherency : the MEI 3-bit L1 data line state
  • MEI snooping sequences involving the 603e core and a PCI master
  • Branch instructions
  • Integer load / store instructions, boolean semaphore management
  • Integer arithmetic and logic instructions
  • IEEE754 basics
  • FPU operation
  • The EABI
  • Code and data sections, small data areas benefits
  • Cache related instructions
  • PowerPC timers : TB and DEC
  • MMU goals
  • The PowerPC address processing : real mode, bloc address translation, segment / page mode
  • WIMG attributes definition
  • Process protection through VSID selection
  • TLB organization
  • Page translation
  • MMU implementation in real-time sensitive applications
  • Exception state saving and restoring
  • Exception management
  • Recoverable vs non recoverable interrupts
  • Requirements to support exception nesting
  • Tagging of the master accessing SDRAM
  • Hardware vs software breakpoint
  • JTAG emulation
  • Real time trace requirements
  • Pinout
  • Clocking, selection of the PLL ratio
  • DLL benefit, electrical interface
  • SDRAM basics, page mode, refresh, timing diagrams
  • SDRAM related registers initialisation according to IBM SDRAM device features
  • The Flash EPROM controller
  • Port-X
  • Commands supported when the bridge is a PCI master and when the bridge is a PCI target
  • Access to the local SDRAM address space by a PCI master
  • Generation of configuration transactions
  • The interrupt controller
  • Internal timers
  • Synchronization mechanisms : doorbell registers, I2O compliant messaging
  • The DMA controller, selection of the command generated on the PCI side
  • The I2C controller