The course explains how to optimize the internal traffics flowing through the interconnect CSB bus.
Cache coherency protocol is introduced in increasing depth.
The 32-bit e300 core is viewed in detail, especially the MMU and the cache.
The boot sequence and the clocking are explained.
The course focuses on hardware implementation of the MPC8360E.
A long introduction to DDR SDRAM operation is done before studying the DDR2 SDRAM controllers.
An in-depth description of the PCI controller is performed.
Two controllers present in the QuiccEngine are particularly studied : Ethernet on UCC and multi-channel, and the course explains how to implement an inter-working between TDM lines and Ethernet.
The course highlights both hardware and software implementation of gigabit / fast / Ethernet controllers.
The USB controller is also detailed.
Generation of a Linux image and Root File System by using LTIB can also be included into the training.
This course has been delivered several times to companies developing telecom infrastructure equipments.
A lot of programming examples have been developed by ACSYS to explain the boot sequence and the operation of complex peripherals, such as USB and Ethernet.
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They have been developed with Diab Data compiler and are executed under Lauterbach debugger.
USB 2.0, see our course reference cours IP2 - USB 2.0
Cours théorique
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
Highlighting data paths inside the MPC8360E
Block diagram : characteristics of each of the 3 internal modules e300 core, Platform, QuiccEngine
Software migration from MPC82XX/MPC85XX families
e300 pipeline
Branch processing unit
Coding guidelines
Load / store buffers
Sync and eieio instructions
Store gathering mechanism
Cache basics
Cache locking
L1 caches
Cache coherency mechanism
The MEI state machine
Management of cache enabled pages shared with PCI DMAs
Software enforced cache coherency
Cache flush routine
e300 registers
Addressing modes, load / store instructions
IEEE754 basics, floating points numbers encoding
Floating point load / store instructions
Floating point arithmetical instructions
The PowerPC EABI
Linking an application with Diab Data, parameterizing the linker command file
Thread vs process
Real mode restrictions
Memory attributes and access rights definition
Virtual space benefit
TLBs organization
Segment-translation
Page-translation
MMU implementation in real-time sensitive applications
Exception management mechanism
Registers updating according to the exception cause
Requirements to allow exception nesting
JTAG emulation, restrictions
Hardware breakpoints
Performance monitor
DC and AC electrical characteristics
Configuration signals sampled at reset
Reset configuration words source
Utilization of the I2C boot sequencer
PCI Host / Agent configuration
Boot memory space
Clocking in PCI Host mode, system clock domains
External clock inputs
Address translation and mapping
Arbiter and bus monitor
General purpose inputs / outputs
Timers
Dynamic power management
Jedec specification basics
On-Die termination and calibration
Differences between DDR1 and DDR2
Command truth table
Hardware interface
ECC error correction
DDR-SDRAM controller overview
Address decode
Timing parameters programming
Initialization routine
Multiplexed or non-multiplexed address and data buses