A lot of programming examples have been developed by ACSYS to explain the boot sequence and the operation of complex peripherals, such as Gigabit Ethernet.
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They have been developed with Diab Data compiler and are executed with Lauterbach Trace32 debugger.
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
Internal data path, OCEAN switch fabric, packet reordering
Address map, ATMU
Local vs external address spaces, inbound and outbound address decoding
Accessing CCSR memory from external master
The instruction pipeline
Dynamic branch prediction
The first level MMU and the second level MMU
Process protection
The L1 caches
Level 2 cache
e500 coherency module
Load store unit, data buffering between LSU and CCB
Signal Processing APU (SPU)
PowerPC EABI
Book E exception handling
Power management
JTAG emulation
Platform clock
Power-on reset sequence, use of the I2C interface to access serial ROM
Boot page translation
DDR-SDRAM operation : a 128-Mbits DDR-SDRAM from Micron is used as an example
Jedec specification basics, mode register initialization, bank selection and precharge
Command truth table
Bank activation, read, write and precharge timing diagrams, page mode
DDR-SDRAM controller introduction
Initial configuration following Power-on-Reset
Address decode
Timing parameters programming
Initialization routine
Multiplexed 32-bit address and data transfers
Burst support
Dynamic bus sizing
GPCM, UPMs and SDR SDRAM states machines
8-pin parallel interface, LVDS signalling
Packet pacing support at the physical layer
Atomic operations
RapidIO compliant message unit
Data flows : Read prefetch and write posting FIFOs
Inbound transactions handling, outbound transactions handling in both modes
Support of multiple split transactions in PCI-X mode
PCI-to-memory and memory-to-PCI streaming
Programmable Interrupt Controller
Interrupt nesting
Description of the 4 timers / counters
Message interrupts
I2C controller
Physical interfaces : GMII, MII, TBI or RGMII
Buffer descriptor management
Layer 2 acceleration accept or reject on address or pattern match
256-entry hash table for unicast and multicast
Direct queuing of four flows
Priority between the 4 channels
Scatter / gathering
Selectable hardware enforced coherency
CP operation : peripheral prioritization
Command register
DPRAM organization
IDMA vs SDMA
· NMSI versus TDM
MCC connection to SI
Baud rate generators
Communication initialization sequence
Buffer descriptor ring allocation in DPRAM
Buffer chaining
DPRAM organization
Time slot vs logic channel
Super channels
HDLC channel parameters
Interrupt queues
Data encoding /decoding selection
Hardware flow management
HDLC on SCC
Ethernet on SCC : address recognition, hash table programming
802.3u basics
MII interface
Hash tables utility
Parameter RAM description
ATM benefit compared to X.25 or ISDN
UNI and NNI network interfaces
Cell format
Virtual connection
Layer model
AAL1 layer : circuit emulation
AAL3/4 : used by the service providers
AAL5 : packet transfer
Connection establishment
The 5 service classes defined by the ATM forum : CBR, VBRrt, VBRnrt, UBR, ABR
The QoS ATM attributes : PCR/CDVT, CLR, CTD/CDV
Traffic policy
Traffic shaping
Utopia 2 hardware interface : multi-PHY control
APC unit : schedule tables, GCRA algorithm for VBR traffic
VCI/VPI of incoming cells lookup
Performance monitoring
ATM controller parameter RAM description
RxBD and TxBD format according to the adaptation layer