FPGA Optimization Formation | Ac6 Training

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Renseignements
V4FPGA Optimization
Hardware Architecture
Objectives
  • Design and optimize FPGA-based systems for performance, area, and power
  • Understand timing, pipelining, and clock domain crossing challenges
  • Apply efficient memory and resource utilization strategies
  • Develop hardware implementations of DSP and mathematical algorithms
  • Master RTL coding techniques for synthesis and hardware reliability
  • Perform simulation, verification, and timing analysis
  • Understand physical design: floorplanning, place & route, and constraints
  • Integrate FPGA designs with embedded software systems
  • Explore hardware/software co-design and acceleration techniques
  • Use ARM NEON for software-side performance optimization
  • VHDL or Verilog concepts
  • C Language knowledge (see for example our L2 training course)
  • Familiarity with FPGA concepts
  • Theoretical course
    • PDF course material (in English)
    • The trainer to answer trainees’ questions during the training and provide technical and pedagogical assistance
  • Practical activities
    • Practical activities represent from 40% to 50% of course duration
    • Example code, labs and solutions
    • Vivado or Libero for design, synthesis, and timing analysis; ModelSim or Vivado for simulation
  • Cours théorique
    • Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
    • Cours dispensé via le système de visioconférence Teams (si à distance)
    • Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
  • Activités pratiques
    • Les activités pratiques représentent de 40% à 50% de la durée du cours
    • Elles permettent de valider ou compléter les connaissances acquises pendant le cours théorique.
    • Exemples de code, exercices et solutions
    • Pour les formations à distance:
      • Un PC Linux en ligne par stagiaire pour les activités pratiques, avec tous les logiciels nécessaires préinstallés.
      • Le formateur a accès aux PC en ligne des stagiaires pour l'assistance technique et pédagogique
      • Certains travaux pratiques peuvent être réalisés entre les sessions et sont vérifiés par le formateur lors de la session suivante.
    • Pour les formations en présentiel::
      • Un PC (Linux ou Windows) pour les activités pratiques avec, si approprié, une carte cible embarquée.
      • Un PC par binôme de stagiaires s'il y a plus de 6 stagiaires.
    • Pour les formations sur site:
      • Un manuel d'installation est fourni pour permettre de préinstaller les logiciels nécessaires.
      • Le formateur vient avec les cartes cible nécessaires (et les remporte à la fin de la formation).
  • Une machine virtuelle préconfigurée téléchargeable pour refaire les activités pratiques après le cours
  • Au début de chaque session (demi-journée en présentiel) une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
  • Les progrès des stagiaires sont évalués de deux façons différentes, suivant le cours:
    • Pour les cours se prêtant à des exercices pratiques, les résultats des exercices sont vérifiés par le formateur, qui aide si nécessaire les stagiaires à les réaliser en apportant des précisions supplémentaires.
    • Des quizz sont proposés en fin des sections ne comportant pas d'exercices pratiques pour vérifier que les stagiaires ont assimilé les points présentés
  • En fin de formation, chaque stagiaire reçoit une attestation et un certificat attestant qu'il a suivi le cours avec succès.
    • En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.

Plan du cours

  • High Throughput
  • Low Latency
  • Timing
    • Add Register Layers
    • Parallel Structures
    • Flatten Logic Structures
    • Register Balancing
    • Reorder Paths
Exercise :  Example of Optimizing a Multiply-Accumulate Block
  • Rolling Up the Pipeline
  • Control-Based Logic Reuse
  • Resource Sharing
    • Impact of Reset on Area
    • Resources Without Reset
    • Resources Without Set
    • Resources Without Asynchronous Reset
    • Resetting RAM
    • Utilizing Set/Reset Flip-Flop Pins
Exercise :  Example of analyzing, comparing and optimizing multiple designs
  • Clock Control
    • Clock Skew
    • Managing Skew
  • Input Control
  • Reducing the Voltage Supply
  • Dual-Edge Triggered Flip-Flops
  • Modifying Terminations
  • AES Architectures
    • One Stage for Sub-bytes
    • Zero Stages for Shift Rows
    • Two Pipeline Stages for Mix-Column
    • One Stage for Add Round Key
    • Compact Architecture
    • Partially Pipelined Architecture
    • Fully Pipelined Architecture
  • Performance Versus Area
  • Other Optimizations
  • Abstract Design Techniques
  • Graphical State Machines
  • DSP Design
  • Software/Hardware Codesign Thread Fundamentals
  • Crossing Clock Domains
    • Metastability
    • Solution 1: Phase Control
    • Solution 2: Double Flopping
    • Solution 3: FIFO Structure
    • Partitioning Synchronizer Blocks
  • Gated Clocks in ASIC Prototypes
  • Clocks Module
  • Gating Removal Runtime Statistics
Exercise :  Show the effects of metastability when crossing asynchronous signal
Exercise :  Measure the probability of metastability by simulating with random input changes
  • Hardware Division
    • Multiply and Shift
    • Iterative Division
    • The Goldschmidt Method
  • Taylor and Maclaurin Series Expansion
  • The CORDIC Algorithm
Exercise :  Example Design: I2S Versus SPDIF
Exercise :  Example Design: Floating-Point Unit
  • Asynchronous Versus Synchronous
    • Problems with Fully Asynchronous Resets
    • Fully Synchronized Resets
    • Asynchronous Assertion, Synchronous Deassertion
  • Mixing Reset Types
    • Nonresetable Flip-Flops
    • Internally Generated Resets
  • Multiple Clock Domains
Exercise :  Observe the differences between async and sync resets on flip-flops
  • Testbench Architecture
    • Testbench Components
    • Testbench Flow
  • Main Thread
  • Clocks and Resets
  • Test Cases
  • System Stimulus
    • MATLAB
    • Bus-Functional Models
  • Code Coverage
  • Gate-Level Simulations
  • Toggle Coverage
  • Run-Time Traps
    • Timescale
    • Glitch Rejection
    • Combinatorial Delay Modeling
Exercise :  Understanding event bit group by synchronizing several threads
  • Design Partitioning
  • Critical-Path Floorplanning
  • Floorplanning Dangers
  • Optimal Floorplanning
    • Data Path
    • High Fan-Out
    • Device Structure
    • Reusability
  • Reducing Power Dissipation
  • Standard Analysis
  • Latches
  • Asynchronous Circuits
    • Combinatorial Feedback
  • Power Supply
    • Supply Requirements
    • Regulation
  • Decoupling Capacitors
    • Concept
    • Calculating Values
    • Capacitor Placement
  • SRC Architecture
  • Synthesis Optimizations
    • Speed Versus Area
    • Pipelining
    • Physical Synthesis
  • Floorplan Optimizations
    • Partitioned Floorplan
    • Critical-Path Floorplan
  • FPGA Memory Types
    • Flip-Flops (FF) vs LUT RAM vs Block RAM (BRAM) vs UltraRAM
  • When NOT to use Flip-Flops
    • Resource explosion and routing impact
  • Efficient Memory Mapping
    • Using BRAM for buffers and FIFOs
    • Inferring RAM in HDL
  • Distributed RAM usage strategies
  • DSP Blocks in FPGA
    • Multipliers and MAC units
  • FFT Architectures
    • Radix-2 / Radix-4 basics
    • Pipelined vs iterative FFT
    • Fixed-point vs floating-point trade-offs
    • Throughput vs resource trade-offs
Exercise :  Implement a dynamic FFT IP from the PS part
Durée
4 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Plus d'information

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Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 18 février 2026

L'inscription à nos formations est soumise à nos Conditions Générales de Vente

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