Describing the hardware implementation, particularly the boot sequence and the DDR3 controller
Understanding the features of the internal interconnect and related units and mechanisms such as PAMU, CPC and stashing
Describing the units which are interconnected to other modules, such as clocking, interrupt controller and DMA controller, because the boot program generally has to modify the setting of these units
Explaining the standard bus interface controllers, PCIe, SRIO, USB and MMC-SD
Clarifying the operation of the Datapath Acceleration Architecture that assists the processor core in taking in charge buffer allocation, queue management, frame management and particularly incoming frame classification, pattern searching, and encryption
Describing the various debug units and their utilization to fix errors in a multicore / multimaster SoC.
Products and services offered by ACSYS:
ACSYS is able to assist the customer by providing consultancies
Typical expertises are done during board bringup, hardware schematics review, software debugging, performance tuning.
Note that ACSYS has delivered several consultancies on NXP Netcomm SoCs to companies developing avionic equipments.
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
Block diagram
Internal architecture
CoreNet coherency fabric
Coherency subdomains
Memory map, local access windows
Highlighting data paths inside the P5020, benefit of a dual-DDR controller system
Application examples
Multicore processing scenarios
e5500 core integration
Power management control
Configuration signals sampled at reset
Reset configuration words source
Pre-boot loader
Clocking, system clock domains
Dynamically changing core clocks
SerDes high speed lanes configuration
Objectives of trust architecture
Secure boot sequence
External tamper detection
Run time integrity checker
Operation as memory-mapped SRAM
Partitioning between coherency domains
Stashing
Soft error detection and correction
Controlling master access permissions through Logical I/O Device Number
Address translation
Descriptor organization
Operation mode translation
Steps in processing of DSA operations by pamu
PAMU caches
Interrupt nesting
Description of the 4 timers / counters
Message interrupts
e5500-to-e5500 interrupt capability
UART
I2C controller
eSPI controller
Transfer protocol, single block, multiple block read and write
Internal and external DMA capabilities
SD protocol unit
Card insertion and removal detection
Host or device support
EHCI support, scheduling the various transactions into frames
Integrated PHY
Endpoint configuration
Non-EHCI tuning control registers
DDR3 fly-by architecture, write leveling
ZQ calibration
Command truth table
Hardware interface
Initial configuration following Power-on-Reset
Controller interleaving support
Address decode unit
Timing parameters programming
Multiplexed or non-multiplexed address and data buses
Connecting 8- and 16-bit devices
Burst support
GPCM, UPMs states machines
NAND flash controller
Priority between the 4 channels
Scatter / gathering
Selectable hardware enforced coherency
Ability to start DMA from external 3-pin interface
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier. Il peut aussi être dispensé sous forme d'un cours en ligne, animé par un de nos formateurs.
Nos formateurs sont bilingues et assurent le cours en français ou en anglais.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à deux jours ouvrés avant le début de la formation (une semaine pour les cours en présentiel).
Dernière mise à jour du plan de cours : 15 novembre 2021