Formation Programmable components fundamentals | Ac6 Training

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Renseignements
V0Programmable components fundamentals
This training is intended to professional who want to use or maintain programmable components

Objectives

  • Knowing the programmable logic basics
  • Knowing the general offer for CPLDs and FPGAs
  • Understand application description in HDL
  • Understand the logical synthesis notions and process flow
  • Discover FPGA programming in VHDL and Verilog
  • Understand how to elaborate and simulate a design
  • A PC in pairs
  • Xilinx ISE Design Suite 14.4 Webpack Edition
  • A Nexys-3 (Xilinx Spartan6-based) board
  • Knowledge of digital technology
  • Concepts of Boolean algebra
  • Some programming concepts are desirable (whatever language)
  • Cours théorique
    • Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
    • Assistance du formateur tout au long de la formation.
  • Activités pratiques (40-50% de la durée)
    • Exemples de code, exercices et solutions.
    • À distance : un PC Linux en ligne par stagiaire, avec carte émulée ou physique selon le cours.
    • Présentiel / sur site : un PC (un par binôme au-delà de 6 stagiaires), carte cible et manuel d'installation si nécessaire.
  • Machine virtuelle préconfigurée téléchargeable pour refaire les TP après le cours.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont évalués avant la formation.
  • Les progrès sont évalués par le formateur via les exercices pratiques, et par des quizz pour les sections sans exercices.
  • Chaque stagiaire reçoit une attestation de réussite.
  • En cas de prérequis manquant, une formation différente ou complémentaire est proposée.

Plan du cours

  • Reminder on digital electronic
  • Structure of an Integrated Circuit
  • SSI (small scale integration), TTL
  • MSI (medium scale integration), PALs, GALs, PLDs
  • LSI (large scale integration), CPLDs
  • VLSI (very large scale integration), ASICs, ASSPs, FPGAs
  • Logical architectures evolution
  • The various components
  • Technologies available on the market
  • Technology constraints
  • Interconnection methods (SRAM, Fuse, AntiFuse, Flash)
  • Clock distribution
  • Logic element types
  • Timing issues
  • Interest of HDL programming
    • VHDL
    • Verilog
  • Different steps of the design
    • Programming
    • Simulation
    • Synthesis
    • Mapping
    • Place and Route
    • Timing Analysis
    • Bitstream generation
  • Definition of a project
  • Structure of a program
  • Allocation of PIN-OUT
  • Programming
Exercise :  Understanding the steps of design and programming:
•  Getting started with the ISE IDE
•  Creating a project from scratch
•  Synthesis, Translate
•  Map
•  Place and Route (PAR)
•  BitGen
•  Report Analysis
•  Assigning I/O locations using Planahead (editing constraint file)
•  Schematics
•  Analyzing the placement
•  Flashing with Impact
  • The schematic capture
  • Primitives and symbols definition
  • Resources definition
  • Compilation
Exercise :  Developing a new IP with the Schematic Editor, Designing a Bound Detector
  • Entity/ Architecture and Module
  • Signals and wires
  • Processes and Always/Initial statements
  • Connecting existing IPs together
Exercise :  Adding a 7-Segment Display to your design
  • HDL instructions specific to simulation
  • Functional and behavioral simulation (with delays)
  • Test vector generation
Exercise :  Getting started with the ISIM simulator, developing a tesbench and simulating the previous designs
Durée
2 jours
Renseignements

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Plus d'information

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Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 20 mai 2026

L'inscription à nos formations est soumise à nos Conditions Générales de Vente

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