Formation UVM | Ac6 Training

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Renseignements
U2UVM
Universal verification methodology

Objectives

  • Understand the role of UVM in modern verification environments
  • Learn UVM architecture and testbench structure
  • Master UVM components (test, env, agent, driver, monitor, sequencer, scoreboard)
  • Understand UVM phasing mechanism and simulation flow
  • Use UVM factory for flexible and reusable testbench design
  • Apply configuration and resource databases effectively
  • Implement transaction-level communication using TLM
  • Develop sequences and control stimulus generation
  • Build reusable and scalable UVM verification environments
  • Use command-line options and reporting for debugging
  • Understand and apply UVM Register Abstraction Layer (RAL)
  • Apply advanced UVM features and best practices
  • Theoretical course
    • PDF course material (in English)
    • The trainer to answer trainees’ questions during the training and provide technical and pedagogical assistance
  • Practical activities
    • Practical activities represent from 40% to 50% of course duration
    • Example code, labs and solutions
    • Use of industry-standard tools such as ModelSim, QuestaSim, or Vivado Simulator for simulation and debugging
  • Strong knowledge of SystemVerilog
  • Understanding of object-oriented programming (OOP)
  • Familiarity with digital design and RTL concepts
  • Basic programming knowledge (C/C++ or similar is a plus)
  • Basic knowledge of testbench architecture
  • Prior exposure to simulation and debugging tools
  • Cours théorique
    • Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
    • Assistance du formateur tout au long de la formation.
  • Activités pratiques (40-50% de la durée)
    • Exemples de code, exercices et solutions.
    • À distance : un PC Linux en ligne par stagiaire, avec carte émulée ou physique selon le cours.
    • Présentiel / sur site : un PC (un par binôme au-delà de 6 stagiaires), carte cible et manuel d'installation si nécessaire.
  • Machine virtuelle préconfigurée téléchargeable pour refaire les TP après le cours.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont évalués avant la formation.
  • Les progrès sont évalués par le formateur via les exercices pratiques, et par des quizz pour les sections sans exercices.
  • Chaque stagiaire reçoit une attestation de réussite.
  • En cas de prérequis manquant, une formation différente ou complémentaire est proposée.

Plan du cours

  • What is UVM
  • Evolution OVM to UVM
  • UVM architecture overview
  • UVM testbench structure
  • UVM hierarchy
Exercise :  First sample UVM example
  • Overview of UVM Components
  • Base class
  • Core Components
    • Test
    • Environment
    • Agent
    • Driver
    • Monitor
    • Sequencer
    • Scoreboard
  • Component communication
    • TLM Connections
    • Analysis port
Exercise :  Build a simple UVM testbench
Exercise :  Run a basic simulation
  • Overview of UVM phases
  • Build-time phases
    • Build phase
    • Connect phase
    • End of elaboration phase
  • Run-time phase
    • Start of simulation phase
    • Run phase
    • Extract phase
    • Check phase
    • Report phase
  • Phase mechanism
    • Objections
    • Phase synchronization
  • Factory overview
  • Why factory
  • Factory Mechanism
    • Registration
    • Creation
    • Overrides
      • Type override
      • Instance override
    • Factory classes
      • UVM object wrapper
      • Registry classes
    • Factory Debugging
Exercise :  Register UVM components using factory
Exercise :  Create components
Exercise :  Apply type and instance overrides
Exercise :  Debug factory behavior
  • Configuration database
  • Resource database
  • Setting and getting configuration
  • Hierarchical configuration
  • TLM overview
  • TLM interfaces
  • Communication types
    • Blocking transport
    • Non-blocking transport
    • Analysis communication
  • Ports / Export / Imps
    • Uni-directional
    • Bi-directional
    • Broadcast
    • TLM FIFOs
Exercise :  Connect driver and sequencer using TLM
Exercise :  Use analysis port between monitor and scoreboard
Exercise :  Implement FIFO-based communication
Exercise :  Create Coverpoints, Bins (including illegal bins)
Exercise :  Add cross coverage
Exercise :  Run simulation and analyze coverage results
  • Sequence overview
  • UVM Sequence item
  • Sequencer
    • Arbitration
    • Communication with drivers
  • Sequence Execution
    • Start method
    • Virtual Sequences
  • UVM object
  • UVL Transaction
  • UVM Sequencer item
  • UVM Report Object
  • Utility Methods
Exercise :  Create sequence item and sequence
Exercise :  Send transaction to driver
Exercise :  Implement virtual sequence
  • Testbench architecture
  • Connecting Components
  • Reusable Agents
Exercise :  DUT integration
Exercise :  Driver implementation
Exercise :  Monitor implementation
Exercise :  Scoreboard design
Exercise :  Test creation
Exercise :  Running simulation
  • UVM command-line arguments
  • Verbosity control
  • Runtime configuration
  • Debug options
  • Reporting control
  • RAL overview
  • Register model
  • Register access methods
  • Frontdoor vs backdoor
  • RAL integration
  • Virtual interfaces
  • Callbacks
  • UVM reporting
  • Debugging techniques
  • Performance optimization
  • Build a complete UVM environment for a simple DUT:
    • Driver + Monitor + Scoreboard
    • Sequences
    • Functional checking
Durée
5 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Plus d'information

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Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 20 mai 2026

L'inscription à nos formations est soumise à nos Conditions Générales de Vente

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