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Renseignements
ALT2

Mise en œuvre de Nios (Nios II / Nios V) sur FPGA

Objectifs

  • Comprendre les concepts de CPU soft et les bases de Nios II / Nios V.
  • Construire des SoC dans Platform Designer (Avalon-MM/Stream, horloge/reset).
  • Générer les BSP, mettre en route le firmware et déboguer via JTAG UART.
  • Utiliser GPIO, timers, interruptions ; ajouter les communications UART/SPI/I²C.
  • Configurer SDRAM/Flash, le placement par le linker et les options de boot.
  • Transférer des données en DMA, comparer les débits CPU et DMA.
  • Exécuter une petite application FreeRTOS (tâches, ISR, temporisation).
  • Créer une IP Avalon-MM spécifique et la piloter depuis le C.
  • Optimiser performances et consommation (caches, horloges, optimisation).
  • Cours théorique
    • Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
    • Assistance du formateur tout au long de la formation.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • Le principe du CPU soft (fabric ou CPU hard).
  • Nios II et Nios V (vue d'ensemble).
  • Interconnexion : Avalon-MM / Stream.
  • Domaines d'horloge et de reset.
  • La notion de plan mémoire.
  • Bases d'un projet Quartus.
  • Ajouter des IP, connecter maîtres et esclaves.
  • Source d'horloge et ponts de reset.
  • Génération du HDL et du top-level.
  • Revue rapide du Pin Planner.
  • Étapes de génération du BSP.
  • HAL ou bare-metal.
  • Placement par le script de linker.
  • Console JTAG UART.
  • Appels de driver minimaux.
  • Utilisation des PIO en entrée/sortie.
  • Bases du timer à intervalle.
  • Chemin du contrôleur d'interruptions.
  • Scrutation ou ISR : les deux approches.
  • Principe simple d'anti-rebond.
  • Débit et format UART.
  • Modes SPI (CPOL/CPHA).
  • Opérations maître I²C.
  • Bloquant ou IRQ/DMA.
  • Contrôles d'erreur simples.
  • RAM interne ou SDRAM.
  • Timings du contrôleur SDRAM.
  • Mapping QSPI/Flash.
  • Boot : JTAG, Flash.
  • Régions du linker (.text/.data).
  • Canaux SG-DMA.
  • Chemins M2M, M2P, P2M.
  • Bursts et alignement.
  • Notes sur la cohérence de cache.
  • Mesures de performance simples.
  • Tâches et priorités.
  • Tick SysTick/timer.
  • Files et sémaphores.
  • API utilisables depuis une ISR.
  • Dimensionnement de la pile et du tas.
  • Bases de l'éditeur de composants.
  • Registres esclaves et plan d'adressage.
  • Squelettes de lecture/écriture en HDL.
  • Exporter l'IRQ (optionnel).
  • En-tête du driver dans le BSP.
  • Note sur l'ISA et la chaîne de compilation.
  • Différences de CSR et d'interruptions.
  • Changements dans les templates de BSP.
  • Flot de reconstruction dans les outils.
  • Conseils de compatibilité.
  • Équilibre entre CPU et DMA.
  • Choix des caches I et D.
  • Options du compilateur (-O2/-O3).
  • Principe du clock gating.
  • Profilage simple.
  • Capture SignalTap.
  • Traces de boot sur l'UART.
  • Étiquettes de version et CRC.
  • Esquisse d'un script de mise à jour.
  • Points d'accroche pour les tests en usine.
Durée
3 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Plus d'information

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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 2 juillet 2026

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