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Renseignements
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Programmation du Microchip SmartFusion2

Ce cours décrit le Microcontroller Subsystem (MSS) des FPGA SmartFusion2 de Microchip

Objectif

  • Obtenir une vue d'ensemble de l'architecture Cortex-M
  • Comprendre la mise en œuvre logicielle et le débogage sur Cortex-M
  • La mise en œuvre Microchip et l'Embedded Development Kit (EDK) avec Libero SoC et les outils de l'environnement de développement intégré (IDE) logiciel sont décrits pour créer une plate-forme matérielle et le logiciel à exécuter pour la programmer
  • Décrire l'architecture et les E/S du MSS SmartFusion et comprendre l'interface avec le fabric FPGA du SmartFusion2
  • Se familiariser avec les périphériques du MSS
  • Connaissances de base sur les processeurs et la technologie FPGA
  • Connaissance des langages VHDL et C
  • Microchip LiberoSoC v12.0 et SoftConsole v6.0
  • Une carte à base de SmartFusion2
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • Présentation des FPGA et SoC Microchip
  • Présentation de Libero SoC
  • Création et conception
  • Gestion des contraintes
  • Banc de test et simulations
  • Programmation et débogage
  • Les outils Microchip (Microsemi)’s
  • Présentation de l'architecture V7-M
  • Architecture du core
    • Architecture Harvard, bus I-Code, D-Code et System
    • Write Buffer
    • Registres (deux pointeurs de pile)
    • États
    • Les différents modes d'exécution et niveaux de privilège
    • System Control Block
    • Timer Systick
    • Présentation de la MPU
  • Programmation
    • Alignement et endianness
    • Bibliothèque CMSIS
  • Présentation du mécanisme d'exceptions et d'interruptions
    • Table des vecteurs
    • Présentation de l'entrée et du retour d'interruption
    • Tail-Chaining
    • Préemption (imbrication)
    • Contrôleur d'interruptions intégré NVIC
    • Gestion des priorités d'exception
    • Escalade des fautes
    • Interface de débogage
  • Interface au niveau système
  • Débogage configurable intégré
  • Périphériques du core du processeur Cortex-M3
    • Nested Vectored Interrupt Controller
    • System Control Block
    • System Timer
    • Memory Protection Unit
  • Description du processeur Cortex-M3
    • Modèle du programmeur
    • Modèle mémoire
    • Modèle d'exceptions
    • Traitement des fautes
    • Gestion de l'énergie
  • Jeu d'instructions du processeur Cortex-M3
    • Fonctions CMSIS
    • Instructions d'accès mémoire
    • Instructions générales de traitement de données
    • Instructions de saturation
    • Instructions de branchement et de contrôle
  • Périphériques du processeur Cortex-M3
    • System Control Block
    • System Timer (Systick)
    • Memory Protection Unit
  • Matrice de cache
  • Mapping mémoire
  • Plans mémoire et mapping des transactions
  • Mode Cache Locked
  • Comment utiliser le contrôleur de cache
  • Description fonctionnelle
  • Sécurité
  • Comment utiliser l'eNVM
  • Registres de contrôle SYSREG
  • Initialisation du contrôleur DMA
  • Opérations du contrôleur DMA
  • Comment utiliser le HPDMA
  • Plan des registres du contrôleur HDMA
  • Présentation de l'architecture du DMA de périphérique
  • Comment utiliser le PDMA
  • Plan des registres du PDMA
  • Présentation de l'architecture
  • Description fonctionnelle
  • Options AHB-Lite
  • Points à considérer pour l'implémentation
  • Comment utiliser le FIC
  • Séquence de génération du reset à la mise sous tension
  • Données temporelles de la mise sous tension à l'état fonctionnel
  • Contrôleur de soft reset CoreResetP
    • Topologie du reset
    • Implémentation
  • Comment utiliser le contrôleur de reset
  • Décodage d'adresse centralisé
  • Logique de gating d'adresse
  • Pipelining d'adresse
  • Transferts séquentiels
  • Spécification AHB-Lite
  • Contrôleur Universal Serial Bus OTG
  • Ethernet MAC
  • Contrôleur CAN
  • Périphériques MMUART
  • Contrôleur Serial Peripheral Interface (SPI)
  • Périphériques Inter-Integrated Circuit (I²C)
  • GPIO du MSS
  • Bloc de communication
    • Présentation de l'architecture
    • Soft IP CoreSysServices
    • Comment utiliser le bloc de communication
  • Contrôleur temps réel
  • System Timer
  • Watchdog Timer
  • Service système ECC
Durée
3 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Plus d'information

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Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 2 juillet 2026

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