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Renseignements
FA1

i.MX27 implementation + LTIB

This course describes the i.MX27 multimedia processor and Linux Target Image Builder tool

Objectives

  • The course details the hardware implementation of the i.MX27 microcontroller.
  • The boot sequence and the clocking are explained.
  • The course explains all parameters that affect the performance of the system in order to easily perform the final tuning.
  • A description of all internal peripherals is provided.
  • An overview of the ARM926EJ-S core helps to understand issues caused by cache and MMU.
  • The course ends with practical labs explaining how to generate a Linux image as well as a Root File System, by using a tool called LTIB [Linux Target Image Builder].

  • This course has been delivered to several companies developing multimedia equipments.
A lot of programming examples have been developed by ACSYS to explain the boot sequence and the operation of complex peripherals.
•  They have been developed with GNU compiler and are executed under Lauterbach debugger.
•  Furthermore, a host desktop running Fedora Linux is used to generate Linux image and Root File System during labs on LTIB.
A more detailed course description is available on request at training@ac6-training.com
  • Cours théorique
    • Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
    • Assistance du formateur tout au long de la formation.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • ARM core based architecture
  • Clarifying the internal data paths
  • Highlighting the purpose of the 2 central interconnect units : MAX and M3IF
  • Organization of a board based on i.MX27
  • Mapping
  • Presentation of the core
  • Operating modes
  • Pipeline
  • ARM vs Thumb instruction sets, interworking
  • Branch instructions
  • C-to-Assembly interface
  • Exception mechanism
  • Debug facilities
  • AHB slave device latencies
  • MAX parameterizing
  • ARM Interrupt Controller [AITC]
  • Clock distribution
  • Power-up sequence
  • Low power modes, clock gating
  • System boot mode selection
  • Bootstrap mode operation
  • GPIO module
  • General Purpose Input interrupt request capability
  • Signal description
  • Description of the Master Arbitration and Buffering [MAB] unit
  • Description of the M3IF arbitration [M3A]
  • Enhanced DDR SDRAM controller
  • NAND flash controller, boot from flash
  • Programming the chip-selects
    • ATA controller
  • PIO mode
  • Ultra DMA mode
  • FIFO receive and FIFO transmit alarms
    • MSHC
  • Transfer protocol
  • Error management
    • SDHC
  • Interface to SD cards
  • Transfer protocol
  • Error management
  • Channel priority definition
  • Burst length definition
  • 2D memory transfers
  • Double-buffering mechanism enabling chained transfers
    • Video acquisition
  • CSI interface
  • Configuring the interface to support CCIR656
    • Video pre-processor
  • Image resizing
  • Color space conversion
    • Video post-processor
  • Deblock
  • Dering
  • Image resizing
  • Color space conversion
    • Video codec
  • MPEG-4 encoding / decoding
  • H.264 AVC encoding / decoding
    • SSI interfaces
  • Connection of Codecs or DSPs
  • AC97 support
    • Digital audio multiplexor
  • Connecting host interfaces to peripheral interfaces
  • Internal network mode
    • Security Controller
    • SAHARA2 security coprocessor
  • Random number generator
  • Encryption / decryption sequences
    • Run-Time Integrity Checker
  • SHA-1 message authentication
  • Segmented data gathering
    • IC Identification Module
    • 1-wire interface
    • Configurable SPI
  • SPI protocol basics
  • Master / slave operation
  • Transfer sequence
    • I2C interfaces
  • I2C protocol basics
  • Master vs slave
  • Transfer sequence
    • UART
  • IrDA modulation / demodulation
  • Support for Smart Card
  • Flow control
    • USB
  • Explaining what is OTG
  • High-speed operation
  • EHCI support
  • Full speed operation
  • Endpoint configuration
    • Fast Ethernet Controller [FEC]
  • Buffer management, based on Buffer Descriptors
  • Incoming frame filtering mechanisms
  • VLAN support
    • LCDC
  • LCD screen format
  • Standard panel interface for common LCD drivers
  • Graphic window on screen
    • SLCDC
  • Interface to an external display controller
  • Transferring images and controls from DDR to the external controller
  • What is required on the host before installing LTIB
  • Common package selection screen
  • Common target system configuration screen
  • Building a complete BSP with the default configurations
  • Creating a Root Filesystems image
  • Re-configuring the kernel under LTIB
  • Selecting user-space packages
  • Setup the bootloader arguments to use the exported RFS
  • Debugging Uboot and the kernel by using Trace32
  • Adding a new package
  • Other deployment methods
  • Creating a new package and integrating it into LTIB
Durée
4 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Plus d'information

Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.

Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

Vous pouvez aussi remplir et nous envoyer le bulletin d'inscription

Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 2 juillet 2026

L'inscription à nos formations est soumise à nos Conditions Générales de Vente

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