Mise en œuvre des QorIQ T4240
Objectifs
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- Une expérience d'un processeur ou d'un DSP 32 bits est indispensable.
- A noter que le cœur Power e6500 est traité dans un cours séparé, référence cours FCC4 - Mise en œuvre du e6500.
- Ethernet et commutation, référence cours N1 - Ethernet et commutation
- IEEE1588, référence cours N2 - IEEE1588 - Precise Time Protocol
- 10 Gigabit Ethernet, référence cours N3 - Ethernet 10 Gigabit
- PCI express gen3, référence cours IC4 - PCI Express 3.0
- RapidIO 2.1, référence cours IC5 - RapidIO 3.0
- USB Full Speed High Speed et USB On-The-Go, référence cours IP2 - USB 2.0
- SD / MMC, référence cours IS2 - eMMC 5.0
-
Serial-ATA, référence cours IS3 - Serial ATA III
- Cours théorique
- Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
- Assistance du formateur tout au long de la formation.
- Chaque session débute par un point avec les stagiaires.
- Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
- Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
- Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
- À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.
Plan du cours
- Architecture interne
- Sous-domaines de cohérence
- Plan mémoire, fenêtres d'accès local
- Mise en évidence des chemins de données à l'intérieur du T4240
- Intégration du cœur e6500
- Caractéristiques électriques continues et alternatives
- Causes de reset
- Source des reset configuration words
- Pre-boot loader
- Configuration PCIe et SRIO en Host / Agent
- Génération d'horloges, domaines d'horloge du système
- Configuration des lanes haut débit SerDes
- Objectifs de l'architecture de confiance
- ROM de boot interne, séquence de secure boot
- Signature du code
- Détection de tamper externe
- Vérificateur d'intégrité à l'exécution
- Contrôleur de débogage sécurisé
- Fonctionnement du cache, mode write-through ou write-back
- Verrouillage d'entrées
- Fonctionnement en SRAM mappée en mémoire
- Partitionnement entre domaines de cohérence
- Stashing, basé sur l'adresse ou signalé par CoreNet
- Contrôle des permissions d'accès des maîtres via le Logical I/O Device Number
- Traduction d'adresses
- Traduction du mode de fonctionnement
- Etapes du traitement des opérations DSA par la PAMU
- Etat gate closed de la PAMU
- Imbrication des interruptions
- Description des 4 timers / compteurs
- Interruptions par message
- Capacité d'interruption d'un e6500 vers un autre e6500
- Affectation des interruptions
- Description des Uarts compatibles NS16450/16550
- Contrôleur I2C
- Contrôleur eSPI
- Interface vers les cartes SD et MMC
- Protocole de transfert, lecture et écriture en bloc unique et en blocs multiples
- Capacités DMA internes et externes
- Support host ou device
- Fonctionnement en high-speed
- Support EHCI, ordonnancement des différentes transactions dans les trames
- PHY intégré
- Bases de la spécification Jedec
- Architecture fly-by du DDR3, write leveling
- Séquence de reset, ODT dynamique, calibration ZQ
- Chronogrammes d'activation de banque, de lecture, d'écriture et de precharge, mode page
- Configuration initiale après le Power-on-Reset
- Programmation des paramètres temporels
- Routine d'initialisation
- Optimisation des performances du contrôleur DDR3
- Test de la mémoire à l'aide de motifs
- Multiplexage fonctionnel des broches entre NAND, NOR et GPCM
- Contrôle du tampon de données
- FSM GPCM normale
- FSM flash NOR
- FSM flash NAND
- Boot depuis la NAND
- Priorité entre les 4 canaux
- Support du chaînage en cascade de descripteurs
- Scatter / gathering
- Fonctionnement en pont lorsqu'il est Root Complex
- Règles d'ordonnancement des transactions
- Programmation des ATMU entrantes et sortantes
- Apports des MSI
- Configuration, initialisation
- Mise en œuvre de SR-IOV, Alternative Routing ID
- Port RapidIO
- Mode de fonctionnement accept-all
- Unités doorbell et port-write de RapidIO
- Accès aux registres de configuration via des paquets RapidIO
- Programmation des ATMU entrantes et sortantes
- Connexion puce à puce vers un FPGA, un ASIC ou un TCAM
- Codage et embrouillage des données en 64B/67B
- Utilisation des portails logiciels pour faire dialoguer le logiciel et le matériel
- Garantie de l'alignement des lanes, synchronisation de l'embrouilleur, compensation d'horloge via les metaframes
- Compteurs de statistiques et compteurs d'erreurs intégrés
- Bases du SATA
- Support des extensions SATA II
- Spécification électrique
- Mise en ligne et hors ligne du contrôleur SATA
- Native command queuing, descripteur de commande
- Définitions : buffer, buffer pool, frame, frame queue, work queue, channel
- Formats de trame
- Configuration et initialisation de la DPAA
- Objectifs de cet accélérateur
- Description des trames
- Frame queue descriptor, cache de frame queue descriptor
- Machine à états d'une frame queue
- Work queues et channels
- Portails d'enqueue et de dequeue
- Séquences permettant de comprendre comment les trames sont mises en file et retirées
- Règles d'ordonnancement de classe et intra-classe
- Contrôle de flux et ordonnancement des transactions de stash
- Prévention de la congestion
- Mise en œuvre des order definition points
- Mise en forme du trafic via CEETM
- Objectifs de cet accélérateur
- Fonction centrale de gestion du pool de ressources
- LIFO en liste chaînée externe
- Portails direct connect
- Buffer Pool State Change Notifications
- Objectifs de cet accélérateur : analyser, classifier et distribuer les paquets in-line/off-line
- Fonctions du BMI en réception
- Fonctions du BMI en émission
- Analyse off-line, fonctions de commande host
- Frame processing manager
- Contrôleur FMan
- Commandes host
- Parser
- Key generator
- Policer
- Nouvelles fonctions :
- Fragmentation / réassemblage IP
- Manipulation d'en-têtes
- 802.1qaz autonome
- Data center bridging
- Multicast en entrée
- Interfaces physiques
- Reconnaissance d'adresse MAC
- Accès aux registres du PHY, clause 45
- Priority Flow Control
- Compteurs de statistiques RMON, registres de retenue
- 2 boîtes aux lettres inbox/outbox (files) pour les données et une structure de message doorbell
- Multicast
- Unités de segmentation en sortie
- Introduction aux algorithmes DES, 3DES et AES
- Gestion des jobs via l'interface QMan
- Analyse des job descriptors
- Partage des descripteurs
- Choix de l'algorithme d'authentification / cryptographique
- Run Time Integrity Checking
- Public Key Hardware Accelerator (PKHA)
- SNOW 3G Accelerator
- Data Encryption Standard Accelerator (DES)
- Cyclic Redundancy Check Accelerator (CRCA)
- Message Digest Hardware Accelerator (MDHA)
- Fonctions cryptographiques à courbes elliptiques
- Objectif de cette unité : identifier des signatures dans les flux gigabit entrants
- Connexion au QMan et au BMan
- Support du wildcarding sans explosion du nombre de motifs
- Mise à jour de la base de motifs
- Définition d'une expression régulière
- Pattern Matcher Frame Agent
- Mise en cache des pattern description blocks
- Key Element Scanner, étage de déclenchement, étage de confiance
- Data Examination Engine
- Stateful Rule Engine, structure physique des Stateful Rule, jeu d'instructions SRE
- Lien NEXUS Aurora
- Unité de traitement d'événements
- Chaînage, déclenchement
- Fonction watchpoint
- Tampon de trace
- Composants de débogage transverses
- Débogage CoreNet
- Débogage OCeaN
Plus d'information
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Vous pouvez aussi remplir et nous envoyer le bulletin d'inscription
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.
Dernière mise à jour du plan de cours : 2 juillet 2026
L'inscription à nos formations est soumise à nos Conditions Générales de Vente
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