Mise en œuvre des QorIQ P204X
Objectifs
|
- Une expérience d'un processeur ou d'un DSP 32 bits est indispensable.
- A noter que le cœur Power e500mc est traité dans un cours séparé, référence cours FCC1 - e500mc implementation.
- Les cœurs e500mc implémentés dans le P2040 ne supportent pas les caches L2.
- Ethernet et commutation, référence cours N1 - Ethernet et commutation
- IEEE1588, référence cours N2 - IEEE1588 - Precise Time Protocol
- 10 Gigabit Ethernet, référence cours N3 - Ethernet 10 Gigabit
- PCI express gen2, référence cours IC4 - PCI Express 3.0
- RapidIO 2.1, référence cours IC5 - RapidIO 3.0
- USB Full Speed High Speed et USB On-The-Go, référence cours IP2 - USB 2.0
- SD / MMC, référence cours IS2 - eMMC 5.0
-
Serial-ATA, référence cours IS3 - Serial ATA III
- Cours théorique
- Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
- Assistance du formateur tout au long de la formation.
- Chaque session débute par un point avec les stagiaires.
- Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
- Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
- Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
- À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.
Plan du cours
- Architecture interne
- Matrice de cohérence CoreNet
- Sous-domaines de cohérence
- Plan mémoire, fenêtres d'accès local
- Scénarios de traitement multicœur
- Contrôle de la gestion de l'énergie
- Signaux de configuration échantillonnés au reset
- Source des reset configuration words
- Pre-boot loader
- Génération d'horloges, domaines d'horloge du système
- Changement dynamique des horloges de cœur
- Configuration des lanes haut débit SerDes
- Objectifs de l'architecture de confiance
- Séquence de secure boot
- Détection de tamper externe
- Vérificateur d'intégrité à l'exécution
- Fonctionnement en SRAM mappée en mémoire
- Partitionnement entre domaines de cohérence
- Stashing
- Détection et correction des erreurs fugitives
- Contrôle des permissions d'accès des maîtres via le Logical I/O Device Number
- Traduction d'adresses
- Organisation des descripteurs
- Traduction du mode de fonctionnement
- Etapes du traitement des opérations DSA par la pamu
- Caches de la PAMU
- UART
- Contrôleur I2C
- Contrôleur eSPI
- Protocole de transfert, lecture et écriture en bloc unique et en blocs multiples
- Capacités DMA internes et externes
- Unité de protocole SD
- Détection d'insertion et de retrait de carte
- Support host ou device
- Support EHCI, ordonnancement des différentes transactions dans les trames
- PHY intégré
- Configuration des endpoints
- Registres de contrôle d'optimisation non-EHCI
- Architecture fly-by du DDR3, write leveling
- Calibration ZQ
- Table de vérité des commandes
- Interface matérielle
- Configuration initiale après le Power-on-Reset
- Support de l'entrelacement de contrôleurs
- Unité de décodage d'adresses
- Programmation des paramètres temporels
- Bus d'adresses et de données multiplexés ou non multiplexés
- Connexion de composants 8 et 16 bits
- Support des bursts
- Machines à états GPCM et UPM
- Contrôleur de flash NAND
- Priorité entre les 4 canaux
- Scatter / gathering
- Cohérence matérielle sélectionnable
- Possibilité de démarrer un DMA depuis une interface externe à 3 broches
- Fonctionnement en pont lorsqu'il est Root Complex
- Règles d'ordonnancement des transactions
- Programmation des ATMU entrantes et sortantes
- Apports des MSI
- Gestion de la basse consommation
- Configuration, initialisation
- Remontée d'erreurs améliorée
- Port RapidIO
- Unités doorbell et port-write de RapidIO
- Programmation des ATMU entrantes et sortantes
- Support des extensions SATA II
- Mise en ligne et hors ligne du contrôleur SATA
- Native command queuing, descripteur de commande
- Coalescence des interruptions
- Etapes d'initialisation
- Formats de données
- Formats de trame
- Cheminement d'un paquet
- Configuration et initialisation de la DPAA
- Objectifs de cet accélérateur
- Structure des frame queues
- Frame queues actives et suspendues
- Frame queue descriptor, cache de frame queue descriptor
- Machine à états d'une frame queue
- Work queues et channels
- Portails d'enqueue et de dequeue
- Utilisation des rings
- Fonctionnement du dispatcher de dequeue
- Message ring
- Prévention de la congestion, Weighted Random Early Discard
- Mise en œuvre des order definition points
- Objectifs de cet accélérateur
- Fonction centrale de gestion du pool de ressources
- Stock par pool
- Portails logiciels CoreNET
- Portails direct connect
- Buffer Pool State Change Notifications
- Objectifs de cet accélérateur
- Sous-modules du FMAN
- Fonctions du BMI en réception
- Fonctions du BMI en émission
- Analyse off-line, fonctions de commande host
- Frame processing manager
- Contrôleur FMan
- Parser
- Key generator
- Policer
- Format de trame avec et sans option VLAN
- Connexion à l'interface packet FIFO
- Interfaces physiques
- Table de hachage à 256 entrées pour l'unicast et le multicast
- Accès aux registres du PHY
- Compteurs de statistiques RMON, registres de retenue
- Timers client IEEE1588
- Interface XAUI vers le PHY
- Filtrage des adresses multicast
- Calcul dynamique de l'inter packet gap (IPG)
- Insertion de l'adresse MAC
- Support des VLAN
- Horodatage IEEE 1588
- 2 boîtes aux lettres inbox/outbox (files) pour les données et une structure de message doorbell
- Multicast
- Unités de segmentation en sortie
- Introduction aux algorithmes DES, 3DES et AES
- Gestion des jobs via l'interface QMan
- Rings d'entrée / sortie
- Opérations cryptographiques
- Déplacement des données, FIFO
- DMA scatter / gather
- Choix de l'algorithme d'authentification / cryptographique
- Run Time Integrity Checking
- Exemple : mise en œuvre d'IPSec
- Objectif de cette unité : identifier des signatures dans les flux gigabit entrants
- Connexion au QMan et au BMan
- Capacité à suivre les relations à états entre les motifs trouvés dans les données analysées
- Mise à jour de la base de motifs
- Définition d'une expression régulière
- Comparaison de la chaîne inspectée avec les motifs programmés
- Pipeline de traitement, work units
- Pattern Matcher Frame Agent
- Mise en cache des pattern description blocks
- Key Element Scanner
- • Data Examination Engine
- • Stateful Rule Engine
- Introduction à la spécification NEXUS
- Lien NEXUS Aurora
- Unité de traitement d'événements
- Fonction watchpoint
- Tampon de trace
- Combinaison d'événements pour créer des déclencheurs avancés
- Composants de débogage transverses
- Débogage de l'interface DDR SDRAM, mesure de la bande passante par maître
Plus d'information
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Vous pouvez aussi remplir et nous envoyer le bulletin d'inscription
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.
Dernière mise à jour du plan de cours : 2 juillet 2026
L'inscription à nos formations est soumise à nos Conditions Générales de Vente
Sur le même sujet :
Yocto ou Buildroot : comment choisir pour votre projet Linux embarqué