Mise en œuvre des QorIQ P2020

Objectifs

• Ce cours clarifie l'architecture du P20X0, en particulier le fonctionnement du module de cohérence qui interconnecte les e500 à la mémoire et aux interfaces haut débit.
• Le protocole de cohérence de cache est présenté de manière progressive.
• Le cœur e500 est étudié en détail, notamment l'unité SPE qui permet le traitement vectoriel.
• La séquence de boot et la génération d'horloges sont expliquées.
• Le cours met l'accent sur la mise en œuvre matérielle du P20X0.
• Une longue introduction au fonctionnement de la DDR SDRAM est faite avant l'étude du contrôleur DDR2/3 SDRAM.
• Une description approfondie du port RapidIO et du port PCI-Express est réalisée.
• Le cours explique comment mettre en œuvre la QoS sur les contrôleurs GigaEthernet.

• ACSYS a développé une FFT optimisée s'appuyant sur SPE et codée en langage assembleur.
• Les performances pour 1024 échantillons complexes en virgule flottante simple précision sont :
• - 91_386 cycles d'horloge cœur sans inversion d'ordre, 94_124 avec inversion d'ordre
• Les performances pour 4096 échantillons complexes en virgule flottante simple précision sont :
• - 470_778 cycles d'horloge cœur sans inversion d'ordre, 511_227 avec inversion d'ordre
• Pour toute information, contactez training@ac6-training.com