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Renseignements
RA7

Mise en œuvre du CORTEX-A53, architecture ARM V8

Ce cours couvre le Cortex-A53 et AARCH64

OBJECTIFS

  • Ce cours a pour but de mettre en évidence les nouvelles fonctionnalités offertes par l'architecture V8.
  • Il a été conçu pour les ingénieurs développant du logiciel bas niveau.
  • Une présentation du Cortex-A53 est d'abord donnée, afin de mettre en évidence les différences entre une plateforme matérielle Cortex-A15/Cortex-A7 fondée sur le CCI-400 et une plateforme matérielle Cortex-A57/Cortex-A53 fondée sur le CCN-504.
  • Le nouveau mécanisme d'exception est décrit.
  • Les améliorations concernant le LPAE sont détaillées.
  • Les nouvelles instructions assembleur A64 sont expliquées au travers d'exemples pratiques.
  • L'AAPCS64 est également couvert.
  • Le cours détaille aussi les nouvelles fonctions de débogage de l'ARM V8.
  • La mise en œuvre matérielle du Cortex-A53 est expliquée, en particulier les états de basse consommation.
  • La connaissance de l'architecture ARM V7 est indispensable, en particulier du LPAE.
  • Interface mémoire mettant en œuvre soit une interface ACE, soit une interface CHI
  • Interface cohérente, étude d'exemples de cohérence matérielle au sein d'un cluster et entre clusters
  • Architecture de SoC fondée sur l'interconnect CCN-504
  • Cours théorique
    • Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
    • Assistance du formateur tout au long de la formation.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • Améliorations par rapport à l'AArchv7
  • Correspondance des registres entre A32/T32 et A64
  • Correspondance entre les registres système AArch64 et les registres système AArch32
  • Quatre exception levels
  • Exception Link Registers
  • Banking des registres par exception level, fondé sur un nouveau modèle d'exception
  • Imbrication au sein d'un même exception level
  • Type d'exception et origine de l'exception
  • Registres de syndrome fournissant une information d'état au gestionnaire d'exception
  • Instruction de retour d'exception
  • Modèle de sécurité lorsque l'EL3 utilise AArch64
  • Déroutement vers l'EL3 en AArch64
  • Gestion de deux types de processus, 64 bits et 32 bits, avec bascule lors d'une exception
  • Organisation de l'espace non secure
  • Effet de la mise en œuvre de l'EL2 sur le modèle d'exception
  • Interruptions virtuelles
  • Fonctionnement superscalaire
  • Instructions prédites et non prédites
  • Accélérateurs de branchement
  • Invalidation et changements de contexte
  • Synchronisation et sémaphores
  • Attributs mémoire de shareability
  • Fonctionnement du moniteur global
  • Paire d'instructions Load acquire / Store release
  • Utilisation des instructions WFE et SEV par les spin-locks
  • Support du mixed-endian
  • Alignement du program counter et du stack pointer
  • Contraintes d'ordonnancement
  • Attributs de page : Normal ou Device
  • Shareability et limitations d'accès sur les opérations de data barrier
  • Memory barriers
  • Améliorations du LPAE pour s'adapter à AArch64
  • Support de VA jusqu'à 48 bits par TTBR
  • Vérification des permissions d'accès
  • Support d'espaces IPA et PA jusqu'à 48 bits
  • Système de traduction d'adresse VMSAv8-64
  • Taille de granule de traduction mémoire
  • Organisation de la table de descripteurs de pages, format des descripteurs
  • Contrôle hiérarchique des accès mémoire Secure ou Non-secure
  • Instructions de préchargement du TLB
  • Instructions de maintenance du TLB en A64
  • Mise en œuvre du TLB du Cortex-A53
  • Hiérarchie de caches, Point of Unification, Point of Coherency
  • Instruction Load non temporal
  • Instructions de maintenance des caches d'instructions et de données en A64
  • Système mémoire L1 et L2 du Cortex-A53
  • Langage d'assemblage A64, structure d'encodage binaire régulière
  • Alias d'instructions
  • Branchements, appel et retour de fonction
  • Instructions de sélection conditionnelle, pour éviter les branchements
  • Instructions Load Store, modes d'adressage
  • Instructions arithmétiques et logiques, instructions de calcul de CRC
  • Instructions d'accès aux registres de l'environnement d'exécution AArch32
  • Convention générale d'utilisation des registres
  • Stack pointer et frame pointer
  • Convention d'utilisation des registres NEON / VFP
  • Nouveau banking des registres pour NEON et VFP
  • Correspondance des registres SIMD et flottants entre les états d'exécution
  • Formats de vecteurs en état AArch64
  • Nouvelles instructions SIMD
  • Support logiciel de la cryptographie par une nouvelle famille d'instructions
  • Registres de l'interface CPU du Generic Interrupt Controller
  • Virtualisation des interruptions
  • Traitement des interruptions permettant l'imbrication
  • Fréquence d'horloge du system counter
  • Registres de comptage des timers physique et virtuel
  • Registres de comparaison en comptage, de valeur de décomptage et de contrôle du timer physique
  • Registres de comparaison en comptage, de valeur de décomptage et de contrôle du timer virtuel
  • Wait for Interrupt et Wait for Event
  • Modes basse consommation du Cortex-A53
  • L2 Wait for Interrupt
  • Rétention dynamique du processeur
  • Support de la gestion d'énergie avec plusieurs domaines d'alimentation
  • Mode dormant
  • Débogage self-hosted
  • Instructions de l'état de débogage
  • Comparaisons chaînées pour la génération d'exceptions Breakpoint/Watchpoint
  • Exceptions Software Step
  • Routage des exceptions de débogage
  • Débogage externe, cross-triggering
  • Architecture Embedded Trace Macrocell
  • Surveillance des performances par fonction au niveau EL0
  • Effet de l'EL3 et de l'EL2 sur le Performance Monitor
  • Filtrage des événements
  • Horloges
  • Resets
Durée
4 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Plus d'information

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Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 2 juillet 2026

L'inscription à nos formations est soumise à nos Conditions Générales de Vente

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