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Renseignements
RM1

Mise en œuvre du Cortex-M1

Ce cours couvre le cœur ARM Cortex-M1 destiné aux SoC sur FPGA

Objectifs

  • Ce cours se divise en 3 parties importantes :
    • Architecture du processeur
    • Mise en œuvre logicielle
    • Mise en œuvre matérielle.
  • Un tutoriel a été développé par ACSYS pour faciliter la compréhension de la programmation bas niveau du Cortex-M1, les travaux pratiques peuvent donc être rejoués après le cours.
  • Le cours explique comment concevoir un SoC à base de Cortex-M1, en clarifiant le fonctionnement de l'interconnexion et des moyens de débogage intégrés au processeur.
  • Connaissance des ARM7/9.
  • Ce cours ne comprend pas de chapitres sur la programmation bas niveau.
    • ACSYS propose un large ensemble de tutoriels pour se familiariser avec RVDS, la programmation en assembleur et les astuces de compilation.
  • Plus de 12 bonnes réponses au questionnaire de prérequis Cortex-R.
  • Cours théorique
    • Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
    • Assistance du formateur tout au long de la formation.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • Modèle du programmeur
  • Plan mémoire figé
  • Privilège, modes et piles
  • Memory Protection Unit
  • Gestion des interruptions
  • Nested Vectored Interrupt Controller [NVIC]
  • Gestion de l'énergie
  • Débogage
  • Chemin de données et pipeline
  • Write buffer
  • Bit-banding
  • Timer système
  • État, privilège et piles
  • System control block
  • Différents niveaux de mise en œuvre du débogage
  • Comportement des exceptions, retour d'exception
  • Exceptions non masquables
  • Privilège, modes et piles
  • Escalade de fautes
  • Table de vecteurs
  • Instructions de traitement de données
  • Instructions de branchement et de contrôle de flot
  • Instructions d'accès mémoire
  • Instructions génératrices d'exception
  • Blocs conditionnels If...then
  • Instructions exclusive load et store
  • Accès aux registres spéciaux
  • Memory barriers et synchronisation
  • Entrée / sortie d'interruption, chronogrammes
  • Tail chaining
  • Temps de réponse aux interruptions, préemption
  • Priorisation des interruptions
  • Configurabilité de la mise en œuvre des interruptions, impact sur la taille du cœur
  • Types de mémoire, restrictions concernant les load / store multiples
  • Ordonnancement des mémoires device et normal
  • Ordre des accès
  • Memory barriers
  • Fonctions de débogage du Cortex-M1
  • Mode moniteur
  • Fonctions flash patch et breakpoint
  • Data watchpoint and trace
  • Registres DWT
  • AHB-Access Port
  • Intégration fonctionnelle
  • Horloges
  • Reset
  • Interfaces AHD et Debug
  • Synthèse, placement et routage
  • Sign-Off
  • Flot de mise en œuvre
  • Options de configuration
  • Validation RTL
  • Synthèse
  • Placement et routage
  • Qualification
  • Objet de cette spécification
  • Exemple de SoC fondé sur la spécification AMBA
  • Différences entre AMBA2.0 et AMBA3.0
  • Décodage d'adresse centralisé
  • Logique de gating d'adresse
  • Arbitrage, bus parking
  • Transactions à donnée unique
  • Transferts séquentiels
  • Réponse retry
  • Réponse split
  • Spécification AHB-lite
  • Chronogramme de lecture
  • Chronogramme d'écriture
  • Fonctionnement du pont AHB vers APB
  • Nouveautés de l'APB3.0
  • Horloges et reset
  • Interfaces de bus , conformité AMBA-3
  • Interface de débogage, interface de programmation AHB-AP
  • Connexion au TPIU
Durée
3 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Plus d'information

Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.

Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 2 juillet 2026

L'inscription à nos formations est soumise à nos Conditions Générales de Vente

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