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Renseignements
RR3

Mise en œuvre et conception logicielle sur ARM Cortex-R52/R52+

Objectifs

  • Comprendre l'architecture ARM v8-R et les fonctions des Cortex-R52/R52+.
  • Apprendre le comportement du pipeline et l'exécution des instructions.
  • Maîtriser le traitement des exceptions et les systèmes mémoire.
  • Explorer la virtualisation et les fonctions de sûreté.
  • Mettre en œuvre des techniques de synchronisation et de débogage.
  • Connaissances de base de l'architecture ARM
  • Familiarité avec les systèmes embarqués
  • Expérience de la programmation en assembleur (optionnel)
  • Développeurs logiciels travaillant sur architecture ARM
  • Architectes système
  • Ingénieurs en systèmes embarqués
  • Cours théorique
    • Support imprimé et PDF (en anglais).
    • Assistance du formateur tout au long de la formation.
  • Chaque session débute par un point avec les stagiaires.
  • Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
  • Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
  • Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
  • À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.

Plan du cours

  • Registres du cœur
  • Modèle d'exception
  • Jeux d'instructions
  • Modèle mémoire
  • Virtualisation
  • Présentation
  • Système mémoire
    • Mémoire TCM
    • Caches de niveau 1
    • Accès direct à la mémoire interne
    • Interface AXIM
    • Port périphérique à faible latence
    • Interface flash
    • Interface AXIS
    • Détection et traitement des erreurs
  • Sûreté et options configurables
    • DCLS
    • Spin-lock
  • Pipeline
  • Exécution des instructions
  • Instructions conditionnelles
  • Instructions positionnant les drapeaux
  • Temps d'exécution
    • Nombre de cycles des instructions
    • Nombre de cycles des instructions de base
    • Comportement du pipeline
    • Skewing
    • Dual-issuing
    • Load / Store
    • Division et racine carrée
    • Instructions Multiply accumulate flottantes et Advanced SIMD
    • Instructions au comportement particulier
  • Instructions A32 et T32
  • État d'exception
  • Niveaux d'exception
  • État de reset dans l'ARMv8-R
  • Interruption
    • Contrôleur
    • Traitement
  • Virtualisation
  • Cache
    • Bases du cache : organisation, algorithme de remplacement, politiques d'écriture
    • Organisation du cache
    • Politique write with allocate
    • Comprendre le chargement / rangement transitoire des lignes de cache : linefill buffers, eviction buffer
    • Opérations de maintenance du cache
  • TCM
    • Tightly Coupled Memories, décodage d'adresse
    • Configuration des ITCM et DTCM
    • Accès aux TCM depuis l'interface esclave AXI
    • Protection ECC, détection et correction d'erreur interne aux TCM
    • Préchargement des TCM avec ECC
    • Utilisation des TCM dès le reset
  • Ordonnancement mémoire
  • Memory Barriers
  • Gestion des ressources partagées
  • Présentation de la protection mémoire
  • Régions de la MPU
  • Prise en charge de la virtualisation
  • Introduction
  • Principes fondamentaux
  • Configuration du GIC (SPI, PPI, SGI …)
  • Traitement des interruptions
  • Configuration des LPI
  • Virtualisation
  • Introduction à la virtualisation
    • Concepts de base
    • Interruptions virtuelles
    • Interception des exceptions
    • Interception des instructions et des accès aux registres
    • PMSA (MPU)
    • Timers virtuels
    • Identifiants de machine virtuelle
    • Registres de sauvegarde
  • Exemples de virtualisation
    • Commutateur d'OS invités
    • Moniteur d'OS
    • Interruptions virtuelles
  • Interruptions inter-processeurs
  • Identifiant de cluster
  • Moniteur d'accès exclusif, mise en œuvre de sémaphores booléens
  • Moniteur global
  • Mise en œuvre du spin-lock
  • Utilisation des événements
  • Interface d'événements
  • Compteurs
  • Signaux d'authentification et comportement de la PMU
  • Présentation du débogage (débogage externe, self-hosted debug …)
  • Cross trigger
  • Embedded Trace Macrocell (ETM)
Durée
3 jours
Renseignements

Ce cours peut être organisé sur demande. Cliquez sur le bouton 'Renseignements' pour nous contacter.

Tarifs

Formations proposées sur devis, sans tarif catalogue. Le tarif dépend de la durée, du nombre de participants, de la modalité et des moyens techniques mis à disposition.

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Plus d'information

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Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter

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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.

Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.

Dernière mise à jour du plan de cours : 2 juillet 2026

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