RR0
Mise en œuvre du Cortex-R4
Ce cours couvre le cœur ARM Cortex-R4
Objectifs
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- Connaissance des ARM7/9.
- Ce cours ne comprend pas de chapitres sur la programmation bas niveau.
- ACSYS propose un large ensemble de tutoriels pour se familiariser avec RVDS, la programmation en assembleur et les astuces de compilation.
- Plus de 12 bonnes réponses au questionnaire de prérequis Cortex-R.
- Cours théorique
- Support PDF (en anglais), imprimé en présentiel ; à distance via Teams.
- Assistance du formateur tout au long de la formation.
- Chaque session débute par un point avec les stagiaires.
- Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
- Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
- Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
- À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.
Plan du cours
- États et modes
- Intérêt du banking de registres
- Mécanisme d'exception
- Jeux d'instructions
- Rôle du CP15
- Schéma bloc
- Architecture ARMv7-R
- Jeux d'instructions pris en charge
- Exceptions
- Coprocesseur de contrôle système
- Options configurables
- Unité de prefetch
- Nombre de cycles des instructions
- Mécanisme de prédiction de branchement dynamique
- Data Processing Unit
- Conditions de dual issue
- Pile de retour
- Instruction Memory Barrier
- Ordonnancement des mémoires device et normal
- Restrictions d'accès selon le type de mémoire
- Ordre des accès
- Memory barriers, code auto-modifiant
- PMSA de l'ARM v7
- MPU du Cortex-R4 et bus faults
- Présentation des régions, type de mémoire et contrôle d'accès, sous-régions
- Recouvrement des régions
- Mise en place de la MPU
- Low Interrupt Latency
- VIC Primecell
- Chronogramme des signaux de base du VIC
- Priorité et masquage des interruptions
- Exception abort
- Fautes précises et imprécises
- Bases du cache
- Politique write with allocate
- Débogage lorsque les caches sont actifs
- Accès à la RAM du cache depuis l'interface esclave AXI
- Tightly Coupled Memories
- Protection ECC/parité
- Store buffer, fusion des données
- Lecture logicielle des caches L1 à des fins de débogage
- Interconnexion AXI PL301
- Phases adresse/contrôle et données séparées
- Canaux AXI, handshake de canal
- Prise en charge des transferts de données non alignés
- Interface mémoire externe du Cortex-R4, codage des ID
- Domaines d'horloge, CLKIN, FREECLKIN et PCLKDBG
- Domaines de reset, power-on reset et debug reset
- Contrôle de l'énergie, gestion dynamique de la consommation
- Architecture Wait For Interrupt
- Débogage du processeur pendant sa mise hors tension
- Interface maître AXI
- Contrôle d'un cache externe
- Découpage des transactions AXI
- Interface esclave AXI
- Utilisation de l'interface esclave AXI pour exécuter des autotests intégrés
- Comprendre les mécanismes de récupération d'erreur
- Accès exclusifs
- Moniteur local
- Brochage
- Chronogramme de lecture
- Chronogramme d'écriture
- Nouveautés de l'APB3.0
- Comptage d'événements
- Choix de l'événement compté pour chacun des 3 compteurs
- Débogage d'un système multicœur à l'aide de la PMU
- Domaines de tension
- Mode run, mode standby, mode dormant
- Étude de la séquence nécessaire pour entrer et sortir du mode dormant
- Signaux standby et wait for event
- Débogage invasif, débogage non invasif
- Interface de débogage APBv3
- Moyens de débogage offerts par le Cortex-R4
- Breakpoint et watchpoint liés au processus
- Échantillonnage du compteur de programme
- Capture d'événements
- Debug Communication Channel
- Interface ETM, connexion au funnel
- Cross-Trigger Interface, débogage d'un SoC multicœur
- Décodage d'adresse de second niveau
- Chronogramme de lecture
- Chronogramme d'écriture
- Nouveautés de l'APB3.0
- Moniteur de performance, comptage d'événements
- Présentation de la spécification CoreSight
- CP14 et registres mappés en mémoire
- Débogage de cœur embarqué
- Débogage invasif
- Exception de débogage
- Debug Communication Channel
- Interface de débogage externe
- Comprendre comment interagissent l'unité de débogage, l'Embedded Trace Macrocell et la Cross-Triggering Interface
Plus d'information
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
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Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.
Dernière mise à jour du plan de cours : 2 juillet 2026
L'inscription à nos formations est soumise à nos Conditions Générales de Vente
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