STR8
Mise en œuvre du STM32MP15
Ce cours décrit le SoC STM32MP15x
Objectifs
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- Maîtrise des concepts du langage C et de la programmation orientée embarqué
- Connaissances de base des processeurs embarqués
- Les cours suivants peuvent également vous intéresser :
- Support de cours adapté
- Code d'exemple, travaux pratiques et solutions
- Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
- Les prérequis sont vérifiés avant l'entrée en formation, sur la base des prérequis publiés sur cette fiche.
- Pendant la formation, les acquis sont évalués en continu : quiz de fin de séquence et observation directe du formateur.
- À l'issue de la formation, chaque participant reçoit une attestation de fin de formation.
Plan du cours
- Présentation de l'architecture v7-M
- Architecture du cœur
- Architecture Harvard, bus I-Code, D-Code et bus système
- Write Buffer
- Registres (deux pointeurs de pile)
- États
- Modes d'exécution et niveaux de privilège
- System Control Block
- Timer Systick
- Présentation de la MPU
- Programmation
- Alignement et boutisme
- Bibliothèque CMSIS
- Présentation du mécanisme d'exception et d'interruption
- Table de vecteurs
- Présentation de l'entrée et du retour d'interruption
- Tail-chaining
- Préemption (imbrication)
- Contrôleur d'interruptions intégré NVIC
- Gestion des priorités d'exception
- Escalade des fautes
- Interface de débogage
- Présentation de l'architecture v7-A
- Présentation du Cortex A7
- Architecture du Cortex-A7
- Cohérence de cache matérielle
- Principales caractéristiques du Cortex-A7
- Caractéristiques système
- Multiprocessing
- Maintenance du cache
- Matériel de cohérence de cache
- Distribution des interruptions
- Modes d'économie d'énergie
- Hiérarchie du système mémoire
- Stockage et chargement du logiciel
- Memory Management Unit
- Generic Interrupt Controller
- Fonctionnement multicœur
- TrustZone
- Extension de virtualisation
- Architecture à base de cœur ARM
- Description de l'architecture du SoC STM32MP15
- Clarification des chemins internes de données et d'instructions :
- Architecture de bus
- Interconnexion réseau NIC-400 à base d'AXI
- Interconnexion AHB multi-couches
- Organisation de la mémoire
- Mémoires embarquées : (ROM, SYSRAM, MCU SRAM, Retention RAM
- Mémoires externes : (DDR3/LPDDR2, FMC, QUADSPI, SDMMCx)
- Cartographie du SoC
- Configuration de boot
- Introduction
- Schéma-bloc du BSEC
- Interface avec les OTP
- Mode de sécurité des OTP
- Opérations sur les OTP
- Lecture d'un OTP
- Programmation d'un OTP
- Verrouillage permanent en écriture d'un OTP
- Registres scratch et accès à la Transport key (TK)
- Cartographie des OTP
- Contrôle de l'alimentation
- Présentation du contrôle de l'alimentation
- Alimentations
- Supervision des alimentations
- Gestion de l'énergie
- Modes basse consommation
- Interruptions du contrôle d'alimentation
- Contrôle d'alimentation et capacité TrustZone
- RCC, reset et horloges
- Présentation du RCC
- Schéma-bloc du RCC
- Reset par le RCC
- Horloges du RCC
- Interruptions du RCC
- Gérer le changement dynamique d'horloge
- Programmation des PLL
- Configurer l'horloge du sous-système
- Calibration des horloges à l'aide des timers
- Sémaphore matériel (HSEM)
- Présentation du HSEM
- Procédures de verrouillage
- Procédures de libération
- Interruptions
- Contrôleur de communication interprocesseur (IPCC)
- Présentation de l'IPCC
- Modes de canal simplex et half-duplex
- Interruptions de l'IPCC
- Broches d'alimentation
- Brochage
- Multiplexage des broches, fonctions alternatives
- Module GPIO
- Configurer un GPIO
- Sélection de la vitesse
- Mécanisme de verrouillage
- Fonction analogique
- Résistances de tirage intégrées
- Multiplexeur et affectation des broches d'entrée-sortie
- Sécurité TrustZone
- Contrôleur de configuration système
- Cellule de compensation des E/S
- Source d'horloge Ethernet
- Interruptions
- Nested Vectored Interrupt Controllers (NVIC)
- Global interrupt Controller (GIC)
- Extended Interrupt and event controller (EXTI)
- Matrice de bus
- DMA
- Extended TrustZone Protection Controller
- Architecture Extended TrustZone et ETZPC
- Architecture de sécurité du STM32P15x
- Isolation des ressources du MCU sur STM32P15x
- Générateur de nombres aléatoires vrai (RNG)
- Processeur de hachage (HASH)
- Processeur cryptographique (CRYP)
- Contrôleur DDR3/LPDDR2/LPDDR3 (DDRCTRL)
- Présentation de l'architecture du DDRCTRL
- Contrôle du service de transaction et qualité de service
- Économie d'énergie
- Mapper d'adresses
- Paramètres de timing de la DRAM
- Séquence d'initialisation de la SDRAM
- Contrôles de rafraîchissement
- Configuration du DDRCTRL
- TrustZone Address Space Controller pour la DDR
- Contrôle de l'interface physique DDR (DDRPHYC)
- Moniteur de performance DDR (DDRPERFM)
- Contrôleur Master Direct Memory Access (MDMA)
- Flexible Memory Controller (FMC)
- Interface Quad-SPI
- Delay Block
- Présentation d'OpenAMP
- Composants d'OpenAMP
- Lien entre OpenAMP et Libmetal
- Comment écrire une application OpenAMP simple
- API CoProSync
- Convertisseur analogique-numérique (ADC)
- Convertisseur numérique-analogique (DAC)
- Filtre numérique pour modulateurs sigma-delta (DFSDM)
- Capteur de température (TDS)
- Independent Watchdogs (IWDG)
- Window Watchdog
- RTC
- Présentation
- Description fonctionnelle
- Modes basse consommation du RTC
- SPI
- USART/UART
- I2C
- Interface audio série et interface récepteur DPDIF
- Management data input/output (MDIOS)
- Interface Secure Digital input/output MultiMediaCard
- FDCAN
- USB OTG
- Contrôleur USB HS PHY
- USB EHCI/USB_OHCI
- HDMI-CEC
- Ethernet
- Schéma-bloc du débogage
- Alimentation et horloges du débogage
- Sécurité
- Contrôleur TAP au niveau de la puce
- Port de débogage Serial Wire et JTAG (SWJ-DP)
- Port d'accès
- Débogage du Cortex-A7
- Débogage du Cortex-M4
Plus d'information
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Vous pouvez aussi remplir et nous envoyer le bulletin d'inscription
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à une semaine avant le début de la formation.
Dernière mise à jour du plan de cours : 2 juillet 2026
L'inscription à nos formations est soumise à nos Conditions Générales de Vente
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